HLS入门实践

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一、HLS简介

HLS(High Level Synthesis)：一款高层次综合工具。
能够将 C/C++ 或 者 system C 等高级语言转化为 RTL (底层硬件描述语言)电路，降低开发时间。提供了常见的库（例如图像处理相关的 OpenCv 库和其它的数学库）。可以创建IP并通过例化或者使用 BlockDesign 的方式应用到项目中。

转化原理：在前端将 C 语言描述进行分析，然后进行代码层面的优化（code-level transformation），再在后端把这些运算工作进行并行调度（parallelise & schedule），最后生成 RTL 语言。
使用HLS开发流程：
第一步C/C++层面的仿真：
首先在源文件中，添加一个顶层函数，这个函数就是我们想要将来映射到 RTL 电路中的函数，之后需要一个 C Testbench 来对这个函数功能进行验证，在算法层面，检验我们的函数是否能够正常工作。（算法层面的仿真，能够很快地就得出结果，有助于提高我们的开发效率。）
第二步对C 代码进行综合：
综合后会根据我们的功能函数，产生相应的电路。在 C 综合阶段，HLS 会根据我们对功能函数中的一些约束（Directive），来生成不同的接口。
第三步C/RTL 的联合仿真：
在这一阶段，HLS 会根据我们的 C Testbench 来生成我们的 RTL 的 Testbench 并且根据我们所选择的仿真工具来进行 RTL 级的仿真。仿真完成后我们可以观察联合仿真所产生的波形。
第四步导出IP：
前面有提到过 HLS 相当于一个 IP 生成器，它能够将我们的高级语言的代码映射为一个 IP，我们可以根据需要将这些 IP 导出到 Vivado 的集成开发环境中，将这些算法的 IP 应用到实际的工程当中。

二、HLS与VHDL/Verilog

随着FPGA密度随着工艺几何尺寸的缩小而不断增长，设计复杂性使得继续使用传统的HDL设计流程变得越来越困难。尽管HDL语言和工具已经发展，但是设计周期仍然长得令人讨厌。为了帮助解决该问题，出现了高级综合（HLS）编译器，以使设计人员能够进入更高的抽象级别。
HLS能自动把 C/C++ 之类的高级语言转化成 Verilog/VHDL 之类的底层硬件描述语言（RTL），生成定制硬件在 FPGA 上跑实现加速。这使得不懂硬件的软件工程师也可以拥有玩转硬件的能力。
为了提高设计数字硬件组件的效率，高层综合（HLS）被视为提高设计抽象水平的下一步。但是，HLS工具的结果质量（QoR）往往落后于手动寄存器传输级别（RTL）流程的质量。
HLS 经过十数年的发展，虽然有诸如 AutoPilot、OpenCL SDK 等 FPGA HLS 商业化成功的案例出现，但距离其完全替代人工 RTL 建模还有很长的路要走。