STM32f103系列单片机 RCC——使用HSE/HSI配置时钟

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文章标签：单片机 stm32 嵌入式硬件 mcu

于 2024-06-17 11:19:37 首次发布

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1 RCC主要作用——时钟部分

设置系统时钟SYSCLK、设置AHB分频因子（决定HCLK等于多少）、设置APB2分频因子（决定PCLK2等于多少）、设置APB1因子（决定PCLK1等于多少）、设置各个外设的分频因子；控制AHB、APB2和APB1这三条总线时钟的开启、控制每个外设的时钟开启。对于SYSCLK、HCLK、PCLK2、PCLK1这4个时钟的配置一般是：PCLK2=HCLK=SYSCLK=PLLCLK=72MHz，PCLK1=HCLK/2=36MHz。这个时钟配置也是库函数的标准配置，我们用的最多的就是这个。

2 RCC框图剖析——时钟部分

对于时钟树，单纯讲理论的话会比较枯燥，如果选取一条主线，并辅以代码，先后主次讲解的话会很容易，而且记忆还更深刻。这里选取库函数时钟系统时钟库函数：SetSysClockTo72()，以这个函数的编写流程来讲解时钟树，这个函数也是我们用库的时候默认的系统时钟设置函数。该函数的功能是利用HSE把时钟设置为：PCLK2=HCLK=SYSCLK=PLLCLK=72MHz。下面就以这个代码的流程为主线来分析时钟树。如图所示：

代码流程在时钟树种以数字的大小顺序①-⑦标识。

2.1 系统时钟

2.1.1 HSE高速外部时钟信号

HSE是高速的外部时钟信号，可以由有源晶振或者无源晶振提供，频率为4~16MHz。当使用有源晶振时，时钟从OSC_IN引脚进入，OSC_OUT引脚悬空；当使用无源晶振时，时钟从OSC_IN和OSC_OUT进入，并且要配谐振电容。

HSE最常使用的就是8MHz的无源晶振。当确定PLL时钟来源的时候，HSE可以不分频或者2分频，这个由时钟配置寄存器CGFGR的位17，即PLLXTPRE设置。这里设置位HSE不分频。

2.1.2 PLL时钟源

PLL时钟来源可以有两个：一个是HSE，另外一个是HSI/2/具体用哪个由时钟配置寄存器CFGR的位16，即PLLSRVC设置。HSI是内部高速的时钟信号频率为8MHz，根据温度和环境的情况频率会漂移，一般不作为PLL的时钟来源。这里我们选HSE作为PLL的时钟来源。

2.1.3PLL时钟PLLCLK

通过设置PLL的倍频因子，可以对PLL的时钟来源进行倍频，倍频因子可以是2~16，具体设置成多少，由时钟配置寄存器CFGR的位21~18，即PLLMUL[3:0]设置。这里设置位9倍频，因为上一步设置PLL的时钟来源位HSE=8MHz，所以经过PLL倍频之后的PLL时钟为：PLLCLK=8M×9=72MHz

72MHz是ST官方推荐的稳定运行时钟，如果想超频的话，增大倍频因子即可，最高为128MHz。

2.1.4 系统时钟SYSCLK

系统时钟的来源可以是HSI、PLLCLK、HSE，具体由时钟配置寄存器CFGR的位1~0，即SW[1:0]设置。这里设置时钟：SYSCLK=PLLCLK=72MHz。

2.1.5 AHB总线时钟HCLK

系统时钟SYSCLK经过AHB预分频器分频之后得到的时钟叫APB总线时钟，即HCLK，分频因子可以是[1，2，4，8，16，64，128，256，512]，具体由时钟配置寄存器CFGR的位7~4，即HPRE[3:0]设置。片上大部分外设的时钟都是经过HCLK分频得到的，至于AHB总线上的外设时钟设置为多少，得等到使用该外设的时候才设置，这里只需粗略设置好APB的时钟即可，设置1分频，即HCLK=SYSCLK=72MHz。

2.1.6 APB2总线时钟HCLK2

APB2总线时钟PCLK2由HCLK经过高速APB2预分频器得到，分频因子可以是[1,2,4,8,16]，具体由时钟配置寄存器CFGR的位13~11，即PPRE2[2:0]决定。HCLK2术语高速的总线时钟，片上高速的外设就挂载到这条总线上，比如全部的GPIO、USART1、SPI1等。至于APB2总线上的外设的时钟设置为多少，得等到使用该外设的时候才设置，这里只需要粗略设置好APB2的时钟即可，设置为1分频，即PCLK2=HCLK=72MHz。

2.1.7 APB1总线时钟HCLK1

APB1总线时钟PCLK1由HCLK经过低速APB预分频器得到，分频因子可以是[1,2,4,8,16],具体由时钟配置寄存器CFGR的位10~8，即PRRE1[2:0]决定。HCLK1属于低速的总线时钟，最高为36MHz，片上低速的外设就挂载到这条总线上，比如USART2/3/4/5、SPI2/3，IIC1/2等。至于APB1总线上外设的时钟设置，得等到使用该外设的时候才进行，这里只需要粗略设置好APB1的时钟即可，设置为2分频，即PCLK1=HCLK/2=36MHz。

上面的7个步骤对应的设置系统时钟的代码清单如下所示。该韩式截取自固件库文件system_stm32f10x.c。为了方便阅读，已把互联型相关的代码删掉，把英文注释翻译成了中文，并把代码标上了序号（与上图中的相对应），总共七个步骤。该函数时直接操作寄存器的，有关寄存器部分请参考数据手册的RCC寄存器描述部分。

static void SetSysClockTo72(void)
{
  __IO uint32_t StartUpCounter = 0, HSEStatus = 0;
  
  
//①使能HSE，并且等待HSE稳定 
  RCC->CR |= ((uint32_t)RCC_CR_HSEON);
 //等待HSE启动稳定，并做超时处理
  do
  {
    HSEStatus = RCC->CR & RCC_CR_HSERDY;
    StartUpCounter++;  
  } while((HSEStatus == 0) && (StartUpCounter != HSE_STARTUP_TIMEOUT));

  if ((RCC->CR & RCC_CR_HSERDY) != RESET)
  {
    HSEStatus = (uint32_t)0x01;
  }
  else
  {
    HSEStatus = (uint32_t)0x00;
  }  
//HSE启动成功，则继续往下处理

  if (HSEStatus == (uint32_t)0x01) {
    
    //----------------------------------------------------
    //使能Flash预存缓冲区
    FLASH->ACR |= FLASH_ACR_PRFTBE;
    
    //设置SYSCLK周期与Flash访问时间的比例，这里统一设置成2
    //设置成2的时候，SYSCLK低于48MHz也可以工作，如果设置成0或者1，
    //且配置的SYSCLK超出了范围的话，则会进入硬件错误，程序就死了
    //0:0<SYSCLK<=24M
    //1:24<SYSCLK<=48M
    //2:48<SYSCLK<=72M
    FLASH->ACR &= (uint32_t)((uint32_t)~FLASH_ACR_LATENCY);
    FLASH->ACR |= (uint32_t)FLASH_ACR_LATENCY_2;    
    //------------------------------------------------------
    
    //②设置AHB、APB2、APB1预分频因子
    //HCLK = SYSCLK 
    RCC->CFGR |= (uint32_t)RCC_CFGR_HPRE_DIV1;
      
    /* PCLK2 = HCLK */
    RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE2_DIV1;
    
    /* PCLK1 = HCLK */
    RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE1_DIV2;

    //③设置PLL时钟来源，设置PLL倍频因子，PLLCLK=HSE*9=72MHz
    RCC->CFGR2 &= (uint32_t)~(RCC_CFGR2_PREDIV2 | RCC_CFGR2_PLL2MUL |
                              RCC_CFGR2_PREDIV1 | RCC_CFGR2_PREDIV1SRC);
    RCC->CFGR2 |= (uint32_t)(RCC_CFGR2_PREDIV2_DIV5 | RCC_CFGR2_PLL2MUL8 |
                             RCC_CFGR2_PREDIV1SRC_PLL2 | RCC_CFGR2_PREDIV1_DIV5);
  
    //④使能PLL
    RCC->CR |= RCC_CR_PLLON;
    //⑤等待PLL稳定
    while((RCC->CR & RCC_CR_PLLRDY) == 0)
    {
    }
    
   
    //⑥选择PLL作为系统时钟来源
    RCC->CFGR &= (uint32_t)~(RCC_CFGR_PLLXTPRE | RCC_CFGR_PLLSRC | RCC_CFGR_PLLMULL);
    RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLXTPRE_PREDIV1 | RCC_CFGR_PLLSRC_PREDIV1 | 
                            RCC_CFGR_PLLMULL9); 

    // ⑦读取时钟切换状态位，确保PLLCLK被选择为系统时钟
    while ((RCC->CFGR & (uint32_t)RCC_CFGR_SWS) != (uint32_t)0x08)
    {
    }
  }
  else
  { //如果HSE启动失败，用户可以在这里添加错误代码
  }
}

2.2 其他时钟

通过对系统时钟设置的讲解，整个时钟树我们已经把握了六七成，对于其他时钟部分只讲解几个重要的。

2.2.1 USB时钟

USB时钟是由PLLCLK经过USB预分频器得到的，分频因子可以是1或1.5，具体由时钟配置寄存器CFGR的位22，即USBPRE配置。USB的时钟最高是48MHz，根据分频因子反推过来算，PLLCLK只能是48MHz或者72MHz。一般设置PLLCLK=72MHz，USBCLK=48MHz。USB对时钟要求比较高，所以PLLCLK只能是由HSE倍频得到，不能使用HSI倍频。

2.2.2 Cortex系统时钟

Cortex系统时钟由HCLK8分频得到，等于9MHz，Cortex系统时钟用来驱动内核的系统定时器SysTick，SysTick一般用于操作系统的时钟节拍，也可以用作普通的定时。

2.2.3 ADC时钟

ADC时钟由PCLK2经过ADC预分频器得到，分频因子可以是[2,4,6,8],具体由时钟配置寄存器CFGR的位15~14，即ADCPRE[1:0]决定。很奇怪的是没有1分频。ADC时钟最高只能是14MHz，如果采样周期设置成最短的1.5个周期的话，ADC转换时间可以达到1us，如果真要达到最短的转换时间1us的话，那么ADC的时钟就得是14MHz，反推PCLK2的时钟只能是28MHz、56MHz、84MHz、112MHz。鉴于PCLK2最高是72MHz，所以只能取28MHz和56MHz。

2.2.4 RTC时钟、独立看门狗时钟

RTC时钟可由HSE/128分频得到，也可由低速外部时钟信号LSE提供，频率为32.768kHz，也可由低速内部时钟信号HSI提供，具体选用哪个时钟，由备份域控制寄存器BDCR的位9~8，即RTCSEL[1:0]配置。独立看门狗的时钟由LSI提供，且只能由LSI提供，LSI是低速的内部时钟信号，频率为30~60kHz，一般取40kHz。

2.2.5 MCO时钟输出

MCO是Microcontroller Clock Output的缩写，是微控制器时钟输出引脚，在STM32F1系列中由PA8复用所得，主要作用是对外提供时钟，相当于一个有源晶振。MCO的时钟来源可以是：PLLCLK/2、HSI、HSE、SYSCLK，具体选哪个由时钟配置寄存器CFGR的位26~24，即MCO[2:0]决定。除了对外提供时钟这个作用之外，我们还可以通过示波器监控MCO引脚的时钟输出来验证系统时钟配置是否正确。