二、简单组合逻辑——译码器

译码是编码的逆过程，在编码时，每一种二进制代码，都赋予了特定的含义，即都表示了一个确定的信号或者对象。把代码状态的特定含义翻译出来的过程叫做译码，实现译码操作的电路称为译码器。或者说，译码器是可以将输入的二进制代码的状态翻译成输出信号，以表示原来含义的电路。

译码器是一类多输入多输出组合逻辑电路器件，分为变量译码和显示译码。

本文目标是实现一个3-8译码器。

一、创建工程文件及绘图

绘制模块图、真值表以及波形图：

二、代码编写

在rtl 文件夹下创建.v文件：

module decoder
(
input wire in_1,
input wire in_2,
input wire in_3,
output reg [7:0] out
);
always @(*) begin
    if({in_1,in_2,in_3}==3'b000)
        out=8'b0000_0001;
    else if({in_1,in_2,in_3}==3'b001)
        out=8'b0000_0010;
    else if({in_1,in_2,in_3}==3'b010)
        out=8'b0000_0100;
    else if({in_1,in_2,in_3}==3'b011)
        out=8'b0000_1000;
    else if({in_1,in_2,in_3}==3'b100)
        out=8'b0001_0000;
    else if({in_1,in_2,in_3}==3'b101)
        out=8'b0010_0000;
    else if({in_1,in_2,in_3}==3'b110)
        out=8'b0100_0000;
    else if({in_1,in_2,in_3}==3'b111)
        out=8'b1000_0000;
    else
        out=8'b0000_0001;
end
endmodule

三、新建工程并编译代码

查看rtl视图如图：

如果使用case语句，对应rtl视图如下：

四、仿真

仿真文件编写：

`timescale 1ns/1ns
module tb_decoder();
reg    in_1;
reg    in_2;
reg    in_3;
wire    [7:0] out;
//初始化
initial begin
    in_1<=1'b0;
    in_2<=1'b0;
    in_3<=1'b0;
end
//赋值随机数
always #10 in_1<={$random}%2;
always #10 in_2<={$random}%2;
always #10 in_3<={$random}%2;

initial
    begin
        $timeformat(-9,0,"ns",6);
        $monitor("@time %t:in_1=%b,in_2=%b,in_3=%b,out=%b",$time,in_1,in_2,in_3,out);
    end
//实例化
decoder decoder_inst
(
.in_1(in_1),//括号里面的是仿真文件中的变量
.in_2(in_2),
.in_3(in_3),
.out (out)
);

波形图：

检查输出：

和真值表对比是没有问题的，