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FPGA基础学习
文章平均质量分 55
从零开始学FPGA
勇敢歪歪
这个作者很懒,什么都没留下…
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五、时序逻辑——寄存器
时序逻辑最基本的单元就是寄存器,寄存器具有存储功能,一般是由D触发器构成,由时钟脉冲控制,每个D触发器可以存储一位二进制码。D触发器的工作原理:在一个脉冲信号的上升沿或者下降沿的作用下,将信号从输入端D送到输出端Q,如果时钟脉冲的边沿信号未出现,即使输入信号改变,输出信号仍然保持原值,且寄存器拥有复位清零功能,其复位又分为同步复位和异步复位。原创 2024-09-02 20:08:04 · 151 阅读 · 0 评论 -
四、层次化设计
数字电路中根据模块层次不同有两种基本的结构设计方法:自底向上和自顶向下。原创 2024-09-02 16:13:53 · 253 阅读 · 0 评论 -
三、简单组合逻辑——半加器
加法器是数字电路中经常用到的一种基本器件,主要用于两个数或者多个数的加和,加法器又分为半加器和全加器。半加器电路是指对两个输入数据位相加,输出一个结果位和进位,没有进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。全加器是在半加器的基础上的升级版,除了加数和被加数加和外还要加上上一级传进来的进位信号。本项目用按键和led灯实现,用按键代表两个二进制位的输入,用一个灯表示结果位,另一个灯表示进位输出。原创 2024-09-02 11:35:52 · 339 阅读 · 0 评论 -
二、简单组合逻辑——译码器
译码是编码的逆过程,在编码时,每一种二进制代码,都赋予了特定的含义,即都表示了一个确定的信号或者对象。把代码状态的特定含义翻译出来的过程叫做译码,实现译码操作的电路称为译码器。或者说,是可以将输入的二进制代码的状态翻译成输出信号,以表示原来含义的电路。译码器是一类多输入多输出组合逻辑电路器件,分为和。本文目标是实现一个3-8译码器。原创 2024-09-01 18:52:14 · 125 阅读 · 0 评论 -
一、简单组合逻辑——多路选择器
实现简单的组合逻辑——多路选择器,有三种方式实现该组合逻辑原创 2024-09-01 15:40:12 · 208 阅读 · 0 评论