四、层次化设计

数字电路中根据模块层次不同有两种基本的结构设计方法：自底向上和自顶向下。

自底向上

自底向上的设计是一种传统的设计方法，对设计进行逐次划分的过程是从存在的基本单元出发，由基本单元构建高层单元，依次向上，直至构建系统。

自上而下

从系统级开始，把系统分为基本单元，然后再把每个单元划分为下一层次的基本单元，一直这样做下去，直到可以直接用EDA元件库中的原件来实现为止。

背景：

用key1表示被加数1，key2表示被加数2，key3表示进位输入

全加器有三个1bit的加数，我们可以先实现两个数的加和，再加上第三个数不会影响最后的结果。两个数的加和就是半加器实现的功能，所以这里用到两个半加器。

一、Visio画图

二、代码编写

先将上一节我们创建的半加器的.v文件复制到全加器对应的目录下面，然后创建一个全加器的顶层文件，full_adder.v：

module full_adder(
    input wire in_1,
    input wire in_2,
    input wire cin,
    
    output wire sum,
    output wire count

);
wire h0_sum;
wire h0_count;
wire h1_count;
//实例化半加器
half_adder half_adder_inst0(
    .in_1 (in_1),
    .in_2 (in_2),
    .sum  (h0_sum),
    .count(h0_count)
);
half_adder half_adder_inst1(
    .in_1 (h0_sum),
    .in_2 (cin),
    .sum  (sum),
    .count(h1_count)
);
assign count=(h0_count|h1_count);
endmodule

之后将半加器和全加器的.v文件全部加入工程当中，进行编译。

查看rtl视图如图：（和我们所画的模块框图是一致的）

三、仿真验证

`timescale 1ns/1ns
module tb_full_adder();
reg in_1;
reg in_2;
reg cin;
wire sum;
wire count;
initial
    begin
        in_1<=1'b0;
        in_2<=1'b0;
        cin<=1'b0;
    end
    
initial
    begin
        $timeformat(-9,0,"ns",6);
        $monitor("@time %t:in_1=%b,in_2=%b,cin=%b,count=%b,sum=%b",$time,in_1,in_2,cin,count,sum);
    end
always #10 in_1 <={$random}%2;
always #10 in_2 <={$random}%2;
always #10 cin <={$random}%2;

full_adder full_adder_inst(
    .in_1 (in_1),
    .in_2 (in_2),
    .cin  (cin),
          
    .sum  (sum),
    .count(count)
);
endmodule

仿真波形如图：

查看输出：

四、管脚绑定及上板验证

初始情况三者均未按下，三个按键均为高电平，对应求和位和进位输出都为1，两个led均不亮。

按下三个按键中的一个按键，代表有一个为低电平，两个为高电平，最后输出的求和位为0，进位输出为1，所以代表求和位的led被点亮，进位输出led不亮。

按下三个按键中的两个，有一路输入为高电平，两路输入为低电平，全加器的进位输出信号就为低电平，求和位为高电平，进位输出led点亮。

若三个按键同时按下，代表三路输入均为低电平，进位输出和求和位均位低电平，两个led均点亮。