楠了个难-CSDN博客

原创 SPI通信——FPGA学习笔记14

SPI(Serial Periphera Interface，串行外围设备接口)通讯协议，是 Motorola 公司提出的一种同步串行接口技术，是一种高速、全双工、同步通信总线，在芯片中只占用四根管脚用来控制及数据传输，广泛用于 EEPROM、FIash、RTC(实时时钟)、ADC(数模转换器)、DSP(数字信号处理器)以及数字信号解码器上，是常用的、重要的低速通讯协议之一。

2024-09-29 16:30:10 511

当处理器收到中断，它会停下当前正在做的任务，然后跳转到需要处理的地方去。这和轮询的方式是相反的，轮询是由软件同步获取设备的状态。在中断方式中，不需要由处理器不断地轮询设备的 I/O 端口来查看是否需要处理，设备本身会中断处理器。中断（主要是硬件中断）可以进一步被分类为以下几种类型：• 可屏蔽中断（ Maskable Interrupts， IRQ)——可通过在中断屏蔽寄存器中设定位掩码来关闭。触发可屏蔽中断的事件源不是每次都是重要的。程序设计人员需要决定该事件是否应该导致程序跳到所需处理的地方去。使用可屏蔽

2024-09-25 13:29:38 774

原创 GPIO之EMIO按键控制LED——ZYNQ学习笔记3

约束管脚重新生成硬件信息代码编写：u32 ps_key;//初始化GPIO驱动配置//根据器件ID来查找器件配置信息//对GPIO的驱动进行初始化//设置引脚方向//设置PS_KEY//设置PL_KEY//设置输出使能 0：输入 1：输出\n");

2024-09-24 19:59:57 425

原创 GPIO与MIO控制LED——ZYNQ学习笔记2

ZYNQ 分为 PS 和 PL 两部分，那么器件的引脚（ Pin）资源同样也分成了两部分。 ZYNQ PS 中的外设可以通过 MIO（ multiplexed I/O，多路复用 I/O）模块连接到 PS 端的引脚上，也可以通过 EMIO（ extended multiplexed I/O interface，扩展多路 I/O 接口）连接到 PL 端的引脚。 Zynq-7000 系列芯片一般有 54 个 MIO，个别芯片如 7z007s 只有 32 个。 GPIO 是英文“g

2024-09-23 17:18:53 1079

原创初始Vitis——ZYNQ学习笔记1

Vitis 统一软件平台的前身为 Xilinx SDK，从 Vivado 2019.2 版本开始， Xilinx SDK 开发环境已统一整合到全功能一体化的 Vitis 中。Vitis 开发平台除了启动方式、软件界面、使用方法与 SDK 开发平台略有区别，其他操作几乎一模一样。Vitis 可以采用 C、 C++或 Python 开发以嵌入式处理器为核心的嵌入式系统，可实现在 Xilinx 异构平台（包括 FPGA、 SoC 和 Versal ACAP）上开发嵌入式软件和加速应用。

2024-09-21 13:45:04 1138

原创初识ZYNQ——FPGA学习笔记15

与板上系统相比，SoC的解决方案成本更低，能在不同的系统单元之间实现更快更安全的数据传输，具有更高的整体系统速度、更低的功耗、更小的物理尺寸和更高的可靠性。ZYNQ的本质特征，是它组合了一个双核处理器和一个传统的现场可编程门阵列（FPGA）逻辑部件。FPGA：（，现场可编程门阵列），一种可以通过编程来修改其逻辑功能的数字集成电路（芯片）FPGA架构AMBA（高级可扩展总线）

2024-09-18 14:01:31 1312

原创 HDMI色块移动——FPGA学习笔记13

使用FPGA开发板上的HDMI接口在显示器上显示一个不停移动的方块，要求方块移动到边界处时能够改变移动方向。显示分辨率为800*480，刷新速率为90hz。（480p分辨率为800*480，像素时钟频率Vga_clk = 800x480x90 = 33264000 ≈33.3Mhz（误差忽略不计））其他部分完全延用上一章代码HDMI彩条显示——FPGA学习笔记12-CSDN博客上一章中该部分表述错误实际应为800*480*90 = 34560000约等于33.3Mhz

2024-09-18 11:13:13 488

原创 HDMI彩条显示——FPGA学习笔记12

英文全称是High-Definition Multimedia Interface，即高清多媒体接口。HDMI引脚解析（A型）HDMI工作连接图。

2024-09-11 20:23:24 820

原创 LCD字符图片显示——FPGA学习笔记11

字模数据：将这个0/1矩阵按照屏幕扫描的顺序以字节的形式体现。取模软件设计：点阵数要按照实际情况填写。

2024-09-08 15:44:40 319

原创 LCD彩条显示——FPGA学习笔记10

基本原理：在两块平行玻璃板中填充液晶材料，通过电场控制液晶分子旋转从而达到透光和遮光的目的。LCD屏幕重要参数：分辨率、像素格式、驱动时序。

2024-09-07 12:19:08 810

原创 UART串口通信——FPGA学习笔记9

本节的实验任务是上位机通过串口调试助手发送数据给开发板，开发板通过USB UART串口接收数据并将接收到的数据发送给上位机，完成串口数据环回。UART通信波特率：115200，停止位：1，数据位：8位，无校验位。

2024-09-04 16:27:52 993

原创 DDS信号的发生器（验证篇）——FPGA学习笔记8

DDS（Direct Digital Synthesizer）即数字合成器，是一种新型的频率合成技术，具有低成本、低功耗、高分辨率、频率转换时间短、相位连续性好等优点，对数字信号处理及其硬件实现有着很重要的作用。DDS的基本结构主要由相位累加器、相位调制器、波形数据表 ROM、 D/A 转换器等四大结构组成，其中较多设计还会在数模转换器之后增加一个低通滤波器（LPF）。DDS 基本结构图如下图所示。由上图可以看出， DDS 主要由相位累加器、相位调制器、波形数据表以及 D/A 转换器构成。

2024-06-23 13:19:09 1274

原创 DAC测试实验——FPGA学习笔记7

DAC全称Digital to Analog Converter，即数模转换器。它用于将主控芯片产生的数字值(0和1)转换为模拟值(电压值)。

2024-06-14 16:39:27 1323

原创程序固化——FPGA学习笔记6

BIN:一般是由Vivado软件编译产生的，存储在特定目录下的二进制文件MCS:一般通过VivadoGUl界面操作或者TCL命令生成，MCS文件里包含了BIN文件的内容，除此之外，每行的开始有地址信息，最后一个Byte是CRC校验信息。

2024-06-12 13:43:37 938

原创 ARP测定实验——FPGA学习笔记5

一、实验任务一、实验任务本节的实验任务是使用FPGA开发板上的以太网接口，和上位机实现 ARP请求和应答的功能。当上位机发送ARP请求时，开发板返回ARP应答数据。当按下开发板的触摸按键时，开发板发送ARP请求，此时上位机返回应答数据。

2024-03-27 21:39:11 1032

原创 Xilinx原语——FPGA学习笔记4

一、XILINX器件原语原语，是FPGA厂商针对其器件特征开发的一系列常用模块的名称。原语是FPGA芯片中基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM等。原语在设计中可以直接例化使用，是最直接的代码输入方式，原语和HDL原语的关系，类似于汇编语言和C语言的关系。Xilinx公司的原语按功能分为10类，包括计算组件、I/O端口组件、寄存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB组件以及吉比特收发器组件。

2024-03-10 20:51:19 1692 1

原创 FPGA千兆网口数据传输MDIO接口——FPGA学习笔记3

UDP（User Datagram Protocol，用户数据报协议）是一种无连接的网络传输协议，位于OSI模型的传输层。以下是UDP网络协议的简介：（1）无连接性：UDP是一种无连接的协议，发送端在发送数据之前不需要与接收端建立连接，也不会维护连接状态。（2）面向数据报：UDP以数据报（Datagram）的形式传输数据，每个数据报都是独立的，互相之间没有关联。（3）不可靠性：UDP不提供数据可靠性保证，数据报可能会丢失、重复或无序到达。也不会进行数据校验和重传。

2024-03-10 12:58:50 2872 2

原创 FPGA实现双口RAM的乒乓操作——FPGA学习笔记2

外部输入数据流通过输入数据流选择单元将数据流输入到数据缓存模块，比较常用的存储单元有双口RAM，FIFO，SDRAM等。在第一个缓冲周期，数据流通过“输入数据流选择单元”将数据写入“数据缓冲模块1”。写完之后进入第二个缓冲周期，在第二个缓冲周期数据流通过“输入数据流选择单元”将数据写入到“数据缓冲模块2”的同时“输出数据流选择单元”将“数据缓冲模块1”的数据流读出，此时进入第三个缓冲周期。在第三个缓冲周期数据流通过“输入数据流选择单元”将数据写入到“数据缓存模块1”的同时将“数据缓冲模块2”的数据读出。

2024-02-20 23:08:19 2137

原创电赛备战1-UCC28019PFC电路

PFC(Power Factor Correction)又称功率因数矫正，主要是对输入电流的波形进行控制，使其与输入电压波形同步，提高功率因数，减少谐波含量，是能够解决因容性负载导致电流波形严重畸变而产生的电磁干扰(EMl)和电磁兼容(EMC)问题。功率因数是指有功功率与视在功率（总耗电量）的比值。当功率因数越大，电力利用率越高。开关电源是一种电容输入型电路，其电流和电压之间相位差会造成交换功率的损失。交流电在纯电阻负载上电流和电压是同相位的，即纯电阻是消耗功率器件；

2024-02-14 19:38:01 4561 4

原创 FPGA实现DDR3读写操作，乒乓操作——FPGA学习笔记1