RGB转HDMI方案——FPGA学习笔记20

于 2024-10-07 15:17:22 发布
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分类专栏： FPGA学习笔记 文章标签： fpga开发 学习 笔记
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版权

一、简介

见HDMI彩条显示——FPGA学习笔记12-CSDN博客

二、TMDS编码原理

        HDMI 采用 TMDS (Time Minimized Differential Signal) 最小化传输差分信号传输技术， 是美国 Silicon Image 公司开发的一项高速数据传输技术， 将视频、 音频、 控制信号进行编码并串转换后发送。 TMDS 是一种微分信号机制，采用的是差分传动方式。 利用 2 个引脚间电压差来传送信号， 由两脚间电压正负极性和大小决定传送“0” 还是“1”。采用 2 根线来传输信号， 一根线上传输原来的信号， 另一根线上传输与原来信号相反的信号， 接收端就可以通过让一根线上的信号减去另一根线上的信号的方式来屏蔽电磁干扰， 从而得到正确的信号。

（1） 使用 channel0 的 D[1:0]传输 HSYNC, VSYNC， 占用 2bit， 控制信号被编码成 10 位传输， 00、 01、 10、 11 编码后分别是 10'b1101010100， 10'b0010101011， 10'b0101010100， 和 10'b1010101011。
（ 2） Preamble 控制信息， 图中的 CTLx， 可用来表示后面传输的是 data island 还是 video data。 通过 channel1 和 2的 D[1:0]传输， 占用 4bit， 控制信号被编码成 10 位传输。

三、代码实现

`timescale 1ns / 1ps

module HDMI_top(
    input           I_sysclk        ,
    input           I_rst_n         ,
    output          O_hdmi_clk_p    ,
    output          O_hdmi_clk_n    ,
    output  [2:0]   O_hdmi_tx_p     ,
    output  [2:0]   O_hdmi_tx_n    
);

wire [7:0]  rgb_r   ;
wire [7:0]  rgb_g   ;
wire [7:0]  rgb_b   ;
wire        lcd_hs  ;
wire        lcd_vs  ;
wire        lcd_de  ;



//LCD驱动时钟
clk_wiz_0 u_clk_wiz_0
(
    .clk_75M    (clk_40M    )   ,     
    .clk_375M   (clk_200M   )   ,     
    .clk_in1    (I_sysclk   )
);  


video_lcd u_video_lcd(
    .I_vid_clk   (clk_40M   )   ,   //系统时钟
    .I_vid_rstn  (I_rst_n   )   ,   //系统复位输入
    .O_vid_hs    (lcd_hs    )   ,   //hs信号
    .O_vid_vs    (lcd_vs    )   ,   //vs信号
    .O_vid_de    (lcd_de    )   ,   //视频数据有效信号
    .O_rgb_r     (rgb_r     )   ,   // RGB-红
    .O_rgb_g     (rgb_g     )   ,   // RGB-绿
    .O_rgb_b     (rgb_b     )       // RGB-蓝
);

hdmitx#
(
    .FAMILY ("7FAMILY")			
)
u_hdmitx
(
.I_rstn             (I_rst_n            )   ,  //复位
.I_hs               (lcd_hs             )   ,  //hs信号
.I_vs               (lcd_vs             )   ,  //vs信号
.I_de               (lcd_de             )   ,  //de信号
.I_rgb              ({rgb_r,rgb_g,rgb_b})   ,  //RGB数据
.I_pclkx1           (clk_40M            )   ,  //像素时钟
.I_pclkx2_5         (1'b0               )   ,  //2.5倍像素时钟，只有UFAMILY需要
.I_pclkx5           (clk_200M           )   ,  //5倍像素时钟
.O_hdmi_tx_clk_p    (O_hdmi_clk_p       )   ,  //HDMI时钟输出P端
.O_hdmi_tx_clk_n    (O_hdmi_clk_n       )   ,  //HDMI时钟输出N端
.O_hdmi_tx_p        (O_hdmi_tx_p        )   ,  //HDMI输出数据P端
.O_hdmi_tx_n        (O_hdmi_tx_n        )      //HDMI输出数据N端
);

endmodule

module hdmitx#
(
parameter  FAMILY = "ULTRASCALE"			
)
(
    input I_rstn,
    input I_vs,
    input I_hs,
    input I_de,
    input [23:0] I_rgb,
    input I_pclkx1,
    input I_pclkx2_5,
    input I_pclkx5,
    output O_hdmi_tx_clk_p,
    output O_hdmi_tx_clk_n,
    output [2:0]O_hdmi_tx_p,
    output [2:0]O_hdmi_tx_n
);

wire [7:0] RED = I_rgb[23:16];
wire [7:0] GREEN = I_rgb[15:8];
wire [7:0] BLUE = I_rgb[7:0];  
wire [9:0] intTmdsRed;
wire [9:0] intTmdsGreen;
wire [9:0] intTmdsBlue;
    
wire intRst = !I_rstn;
    //----------------------------------------------------------------------------------
    //-- DVI Encoder; DVI 1.0 Specifications
    //-- This component encodes 24-bit RGB video frames with sync signals into 10-bit
    //-- TMDS characters.
    //----------------------------------------------------------------------------------
TMDSEncoder Inst_TMDSEncoder_red
     (
     .D_I(RED),
     .C0_I(1'b0),
     .C1_I(1'b0),
     .DE_I(I_de),
     .CLK_I(I_pclkx1),
     .D_O(intTmdsRed)
     );
TMDSEncoder Inst_TMDSEncoder_green
     (
     .D_I(GREEN),
     .C0_I(1'b0),
     .C1_I(1'b0),
     .DE_I(I_de),
     .CLK_I(I_pclkx1),
     .D_O(intTmdsGreen)
     );
TMDSEncoder Inst_TMDSEncoder_blue(
     .D_I(BLUE),
     .C0_I(I_hs),
     .C1_I(I_vs),
     .DE_I(I_de),
     .CLK_I(I_pclkx1),
     .D_O(intTmdsBlue)
    );
//----------------------------------------------------------------------------------
//-- TMDS serializer; ratio of 10:1; 3 data & 1 clock channel
// -- Since the TMDS clock's period is character-long (10-bit periods), the
// -- serialization of "1111100000" will result in a 10-bit long clock period.
//----------------------------------------------------------------------------------
generate  if(FAMILY == "ULTRASCALE" || FAMILY == "ULTRASCALE_PLUS")begin : ULTRASCALE_FAMILY 

    oserdese3_10to1 #
    (
        .FAMILY(FAMILY)
    )
    Inst_clk_oserdese3_10to1
    (
        .txdata("1111100000"),
        .txrst(intRst),
        .pclk(I_pclkx1),
        .clkdiv2(I_pclkx5),
        .clkdiv4(I_pclkx2_5),
        .tx_p(O_hdmi_tx_clk_p),
        .tx_n(O_hdmi_tx_clk_n)
    );

    oserdese3_10to1#
    (
        .FAMILY(FAMILY)
    )
    Inst_d2_serializer_10_1
    (
        .txdata(intTmdsRed),
        .txrst(intRst),
        .pclk(I_pclkx1),
        .clkdiv2(I_pclkx5),
        .clkdiv4(I_pclkx2_5),
        .tx_p(O_hdmi_tx_p[2]),
        .tx_n(O_hdmi_tx_n[2])
    );

    oserdese3_10to1#
    (
        .FAMILY(FAMILY)
    )
    Inst_d1_serializer_10_1
    (
        .txdata(intTmdsGreen),
        .txrst(intRst),
        .pclk(I_pclkx1),
        .clkdiv2(I_pclkx5),
        .clkdiv4(I_pclkx2_5),
        .tx_p(O_hdmi_tx_p[1]),
        .tx_n(O_hdmi_tx_n[1])
    );

    oserdese3_10to1#
    (
        .FAMILY(FAMILY)
    )
    Inst_d0_serializer_10_1
    (
        .txdata(intTmdsBlue),
        .txrst(intRst),
        .pclk(I_pclkx1),
        .clkdiv2(I_pclkx5),
        .clkdiv4(I_pclkx2_5),
        .tx_p(O_hdmi_tx_p[0]),
        .tx_n(O_hdmi_tx_n[0])
    );
end

else if(FAMILY == "7FAMILY")begin : family_7 

    oserdese2_10to1 Inst_clk_oserdese2_10to1
    (
        .txdata("1111100000"),
        .txrst(intRst),
        .pclk(I_pclkx1),
        .clkdiv2(I_pclkx5),
        .tx_p(O_hdmi_tx_clk_p),
        .tx_n(O_hdmi_tx_clk_n)
    ); 

    oserdese2_10to1 Inst_d2_serializer_10_1
    (
        .txdata(intTmdsRed),
        .txrst(intRst),
        .pclk(I_pclkx1),
        .clkdiv2(I_pclkx5),
        .tx_p(O_hdmi_tx_p[2]),
        .tx_n(O_hdmi_tx_n[2])
    );

    oserdese2_10to1 Inst_d1_serializer_10_1
    (
        .txdata(intTmdsGreen),
        .txrst(intRst),
        .pclk(I_pclkx1),
        .clkdiv2(I_pclkx5),
        .tx_p(O_hdmi_tx_p[1]),
        .tx_n(O_hdmi_tx_n[1])
    );

    oserdese2_10to1 Inst_d0_serializer_10_1
    (
        .txdata(intTmdsBlue),
        .txrst(intRst),
        .pclk(I_pclkx1),
        .clkdiv2(I_pclkx5),
        .tx_p(O_hdmi_tx_p[0]),
        .tx_n(O_hdmi_tx_n[0])
    );
    end
endgenerate
endmodule

四、上板验证

 

楠了个难
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专栏目录
HDMI彩条显示——FPGA学习笔记12
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09-11 831
英文全称是High-Definition Multimedia Interface，即高清多媒体接口。HDMI引脚解析（A型）HDMI工作连接图。
Zynq简介——FPGA学习笔记＜7＞
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Xilinx 公司的 FPGA 芯片主要分为两大类，FPGA 和 SoC（System on Chip，片上处理系统），其中 FPGA 芯片只包含了可编程逻辑部分，而不包含处理器，如常见的 Spartan 系列、Artix 系列、Kintex 系列和 Virtex 系列。每一个系列又根据制造工艺和架构的不同，分为 6 系列（45nm）、7 系列（28nm）、UltraScale（20nm） 和 UltraScale+（16nm），以提供不同的性能和功耗比。
hdmi_gray 图像灰度化学习笔记
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11-30 532
此程序在HDMI图像显示基础上增加了图像处理模块和RAM模块存储处理之后的图片再通过HDMI显示。在top文件中的思路：先在ROM中缓存一张图片，将读出的数据送入img_processor中进行处理，并将处理后的数据存入RAM中，最后送入hdmi显示模块。
FPGA学习笔记03——RGB LCD显示屏
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07-13 2007
对于每一行的扫描，需要先经过行同步时间（HSPW）、显示后延时间（HBP）才能到达有效显示时间（HOZVAL），在此之后还有一段时间的显示前沿（HFP）。600分辨率显示器为例，图中灰色部分为显示器黑框部分，白色区域才是有效显示区域，在进行行列扫描时可以用计数器控制DE信号，使其仅仅在有效显示区域内为高电平。LCD屏与FPGA芯片接口如下，其中LCD_R0—R7,G0—G7，B0—B7为RGB888信号，显示字符和图片时LCD_driver不变，通过改变pixel_data的值来显示不同的内容。
HDMI学习笔记
伊木子曦的博客
10-22 2465
对于初学者先了解VGA，再来看HDMI会更容易理解，有关VGA原理在我的博客中有详细说明。FPGA-VGA显示HDMI，高清晰度多媒体接口(High Definition Multimedia Interface)是标准的数字化视频/音频接口技术，可用于机顶盒、DVD播放机、个人电脑与电视机。HDMI可以同时传送音频和影音信号，能高品质地传输未经压缩的高清视频和多声道音频数据，最高数据传输速度为 50Gbps 左右。
FPGA学习之HDMI接口显示
m0_51466525的博客
01-19 4478
fpga小白的学习之路
AX7020 学习笔记（四）HDMI 持续更新中
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06-21 1302
1.常见的视频接口DP、HDMI、DVI、VGA，今天主要讨论HDMI，VAG作为古老视频接口采用的是模拟信号传输，极易受到干扰而造成视频失真，其他虽然略有差异但都采用数字差分信号，从而保证视频高清，HDMI（高清多媒体接口）能传输视频和音频信号，向下兼容DVI，但DVI只能传输视频信号，DP主要特点是完全免费，而且区别于HDMI一个bit一个bit的传输，DP传输的是数据包包含更多数据，带宽也更高。2.HDMI引脚定义。
FPGA学习记录（5）_HDMI彩条显示_正点原子领航者开发板
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07-16 1234
今天学习正点原子领航者开发板HDMI彩条显示模块，以下是记录的笔记和重写的代码。
（六）零基础FPGA图像处理——RGB LCD 彩条显示
ChinaRyan666（蔡杰涛）的博客
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零基础教会您使用FPGA来做图像处理！2w字超详细讲解！
fpga颜色空间转换视频演示
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11-09 445
1 仿真仿真通过vga驱动读入图片，首先经过rgb2ycbcr444算法再到ycbcr444转ycbcr422算法再到ycbcr422转ycbcr444算法最后ycbcr444再转会rg...
ZYNQ学习笔记——SDK系列图像传输接口设计
programmer_guan的博客
05-25 1816
标题
【紫光同创国产FPGA教程】【第九章】HDMI编程测试实验
ALINX技术博客
02-02 1919
原创声明： 本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处（http://www.alinx.com）。 适用于板卡型号： PGL22G/PGL12G 1. 实验简介 HDMI做为视频输出输入接口已经广泛使用很长时间，主要通过TMDS差分编码传输。本实验通过在HDMI屏幕上显示彩条，来练习视频的时序和视频颜色的表示，为后面视频处理实验做个基础。 2. 实验原理 2.1 硬件介绍 开发板使用4对TMDS差分显示, 其中一对是时钟，其他三
FPGA实现SFP光口视频转PCIE传输，基于GTX 8b/10b编解码+XDMA中断架构，提供4套工程源码和技术支持
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Zynq-7000系列FPGA使用 Video Processing Subsystem 实现图像缩放，提供工程源码和技术支持_fpga video resizer
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04-27 831
由于工程所用到的IP都是常用IP，所以这里重点介绍一下Video Processing Subsystem；Video Processing Subsystem有缩放、去隔行、颜色空间转换等功能，这里仅使用图像缩放功能；其特点如下：适用于Xilinx所有系列的FPGA器件；支持最大分辨率：8K，即可以处理高达8K的视频；输入视频格式：AXI4-Stream；输出视频格式：AXI4-Stream；需要SDK软件配置，其本质为通过AXI_Lite 做寄存器配置；
FPGA远程烧录bit流
FPGA/数字IC/通信算法
09-30 1362
需要注意的是，由于所有命令和数据传输都将通过互联网执行，所有任务（如开发板编程、查看。比如硬件板在实验室或者是其他地方，开发代码与工程在本地计算机，如何将。与科学使用开发工具，大家自行网上搜寻，这边主要说一下如何寻找。进程，但是却显示无设备，此时只需要在远程电脑安装一个驱动。也就是说我们远程的开发板与电脑无需下载完整版本的。后重启远程电脑，连接好。如果能够访问到实验室连接了开发板的电脑的。具备了远程访问开发板的功能。即使能远程连接到实验室电脑的。远程传输至实验室电脑，完成。，即可连接多个开发板。
【Verilog学习日常】—牛客网刷题—Verilog企业真题—VL67
qq_44629558的博客
09-28 584
请用Verilog设计十六进制递增计数器电路，每个时钟周期递增1。电路的接口如下图所示。Q[3:0]中，Q[3]是高位。
时序逻辑-延一拍/打一拍？
qq_38471068的博客
09-30 846
如图 15‑5所示最右边的三根红色的竖线表达的就是这种效果，sys_rst_n被拉低后led_out没有立刻变为0，而是当syc_clk的上升沿到来的时候led_out才复位成功，在复位释放的时候也是相同原因。key_in在复位后的第一个时钟的上升沿来到时拉高，我们可以发现此时led_out并没有在同一时刻也跟着拉高，而在之前的组合逻辑中输出是在输入变化的同一时刻立刻变化的。我们这种分析最后的现象完全契合了延一拍的效果（直观上看到的波形是对齐的，其实我们要取的值是时钟上升沿前一时刻得值）
LabVIEW提高开发效率技巧----RT与FPGA模块
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bjcyck的博客
10-01 1363
LabVIEW RT（Real-Time）和FPGA模块是为开发实时系统和高性能控制应用而设计的，能够有效满足工业控制、自动化测试、信号处理等领域的严格要求。通过这两个模块，开发者可以充分发挥LabVIEW的并行处理能力，实现高效稳定的系统控制。
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