m0_69082048的博客

光纤接口是用来连接光纤线缆的物理接口，简称为光口。其原理是利用了光从光密介质进入光疏介质从而发生了全反射。通常有FC、SC、ST、LC、D4、DIN、MU、MT等等各种形式接口。

使用FPGA实现AD模块驱动采集模拟电压，通过以太网上传到电脑上位机。

UDP（User Datagram Protocol），即用户数据报协议， 是一种面向无连接的传输层协议。无连接是指在传输数据时，数据的发送端和接收端不建立逻辑连接。简单来说，当一台计算机向另外一台计算机发送数据时，发送端不会确认接收端是否存在，就会发出数据，同样接收端在收到数据时，也不会向发送端反馈是否收到数据。由于使用 UDP 协议消耗资源小，通信效率高，所以通常都会用于音频、视频和普通数据的传输（如视频会议等）都会采用 UDP 协议进行传输，这种情况即使偶尔丢失一两个数据包，也不会对接收结果。

IP是网际互连协议的缩写。IP协议是TCP/IP协议簇中的核心协议，它为上层协议提供无状态、无连接、不可靠的服务。IP协议规定了数据传输时的基本单元和格式。IP协议是OSI参考模型中网络层的重要成员，与ICMP协议及IGMP协议共同构成OSI参考模型模型中的网络层。ICMP是的缩写，即互联网控制消息协议。它用于TCP/IP。

2、在TCL命令窗输入 link_design -part。(芯片型号) 回车，导出文件在该目录下。1、创建一个空的工程。

ETH_TXCTL 和 ETH_RXCTL 控制信号同样采用 DDR 的方式在一个时钟周期内传输两位控制信号，即上升沿发送/接收数据使能（TX_EN/RX_ DV）信号，下降沿发送/接收使能信号与错误信号的异或值（TX_ERR xor TX_EN、 RX_ERR xor RX_DV）。目的 MAC 地址：接收端的硬件地址，在 ARP 请求时由于不知道接收端 MAC 地址，因此该字段为广播地址， 即 48’hff_ff_ff_ff_ff_ff。广播：MAC FF FF FF FF FF FF。

最大值 1500 称为以太网的最大传输单元（MTU， Maximum Transmission Unit），之所以限制最大传输单元是因为在多个计算机的数据帧排队等待传输时，如果某个数据帧太大的话，那么其它数据帧等待的时间就会加长，导致体验变差，这就像一个十字路口的红绿灯，你可以让绿灯持续亮一小时，但是等红灯的人一定不愿意的。单播地址：第一个字节的最低位为 0，比如 00-00-00-11-11-11，一般用于标志唯一的设备；（55-55-55-55-55-55-55））实现数据的同步。

我们这里设计的是显示 1024 个波形数据点， 在绘制每一行的图像的时候， 比对每一个数据和 VS 的 Y 坐标是否相等， 如果相等就绘制这个波形点。这样我们就能完成 1024 个波形点在整个屏幕的显示。

见HDMI彩条显示——FPGA学习笔记12-CSDN博客。

Video Timing Controller 缩写 VTC 是我们在所有涉及 FPGA 图像、 FPGA 视频类方案中经常用到的一种用于产生视频时序的控制器。本课以 VGA 为切入点， 学习视频传输的基本知识和相关概念， 以及视频时序的控制器的相关内容TPG(video_test_pattern generator) 视频测试模式发生器用于产生测试数据， 对视频数据通路测试。本课设计一个图像数据发生器， 该模块能够产生不同颜色和样式的图像数据， 并按顺序将 RGB 图像数据发送到有效显示区域。

是指带电可擦可编程只读存储器，是一种常用的非易失性存储器（掉电数据不丢失）我们这次实验所用的AT24C64。个字节，且其读写操作都是以字节为基本单位。看作一本书，那么这本书有。

AD7606 支持 2 种时序转换， 由于我们采用的时串行 SPI 模式， 本身 SPI 读取数据就会耽误很多时间， 所以必须采用第二种工作时序， 才能确保 200Kbps 的采样率。空闲SCLK为高，CPOL为1 在SCLK第一个上升沿进行数据读取，CPHA为1。

SPI(Serial Periphera Interface，串行外围设备接口)通讯协议，是 Motorola 公司提出的一种同步串行接口技术，是一种高速、全双工、同步通信总线，在芯片中只占用四根管脚用来控制及数据传输，广泛用于 EEPROM、FIash、RTC(实时时钟)、ADC(数模转换器)、DSP(数字信号处理器)以及数字信号解码器上，是常用的、重要的低速通讯协议之一。

Vitis 统一软件平台的前身为 Xilinx SDK，从 Vivado 2019.2 版本开始， Xilinx SDK 开发环境已统一整合到全功能一体化的 Vitis 中。Vitis 开发平台除了启动方式、软件界面、使用方法与 SDK 开发平台略有区别，其他操作几乎一模一样。Vitis 可以采用 C、 C++或 Python 开发以嵌入式处理器为核心的嵌入式系统， 可实现在 Xilinx 异构平台（包括 FPGA、 SoC 和 Versal ACAP）上开发嵌入式软件和加速应用。

与板上系统相比，SoC的解决方案成本更低，能在不同的系统单元之间实现更快更安全的数据传输，具有更高的整体系统速度、更低的功耗、更小的物理尺寸和更高的可靠性。ZYNQ的本质特征，是它组合了一个双核处理器和一个传统的现场可编程门阵列 （FPGA）逻辑部件。FPGA：（，现场可编程门阵列）， 一种可以通过编程来修改其逻辑功能的数字集成电路（芯片）FPGA架构AMBA（高级可扩展总线）

使用FPGA开发板上的HDMI接口在显示器上显示一个不停移动的方块，要求方块移动到边界处时能够改变移动方向。显示分辨率为800*480，刷新速率为90hz。（480p分辨率为800*480，像素时钟频率Vga_clk = 800x480x90 = 33264000 ≈33.3Mhz（误差忽略不计））其他部分完全延用上一章代码HDMI彩条显示——FPGA学习笔记12-CSDN博客上一章中该部分表述错误实际应为800*480*90 = 34560000约等于33.3Mhz

英文全称是High-Definition Multimedia Interface，即高清多媒体接口。HDMI引脚解析（A型）HDMI工作连接图。

字模数据：将这个0/1矩阵按照屏幕扫描的顺序以字节的形式体现。取模软件设计：点阵数要按照实际情况填写。

基本原理：在两块平行玻璃板中填充液晶材料，通过电场控制液晶分子旋转从而达到透光和遮光的目的。LCD屏幕重要参数：分辨率、像素格式、驱动时序。

本节的实验任务是上位机通过串口调试助手发送数据给开发板，开发板通过USB UART串口接收数据并将接收到的数据发送给上位机，完成串口数据环回。UART通信波特率：115200，停止位：1，数据位：8位，无校验位。

DDS（Direct Digital Synthesizer）即数字合成器，是一种新型的频率合成技术，具有低成本、低功耗、高分辨率、频率转换时间短、相位连续性好等优点，对数字信号处理及其硬件实现有着很重要的作用。DDS的基本结构主要由相位累加器、相位调制器、波形数据表 ROM、 D/A 转换器等四大结构组成，其中较多设计还会在数模转换器之后增加一个低通滤波器（LPF）。DDS 基本结构图如下图所示。由上图可以看出， DDS 主要由相位累加器、相位调制器、波形数据表以及 D/A 转换器构成。

DAC全称Digital to Analog Converter，即数模转换器。它用于将主控芯片产生的数字值(0和1)转换为模拟值(电压值)。

BIN:一般是由Vivado软件编译产生的，存储在特定目录下的二进制文件MCS:一般通过VivadoGUl界面操作或者TCL命令生成，MCS文件里包含了BIN文件的内容，除此之外，每行的开始有地址信息，最后一个Byte是CRC校验信息。

一、实验任务一、实验任务本节的实验任务是使用FPGA开发板上的以太网接口，和上位机实现 ARP请求和应答的功能。当上位机发送ARP请求时，开发板返回ARP应答数据。当按下开发板的触摸按键时，开发板发送ARP请求，此时上位机返回应答数据。

一、XILINX器件原语原语，是FPGA厂商针对其器件特征开发的一系列常用模块的名称。原语是FPGA芯片中基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM等。原语在设计中可以直接例化使用，是最直接的代码输入方式，原语和HDL原语的关系，类似于汇编语言和C语言的关系。Xilinx公司的原语按功能分为10类，包括计算组件、I/O端口组件、寄存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB组件以及吉比特收发器组件。

UDP（User Datagram Protocol，用户数据报协议）是一种无连接的网络传输协议，位于OSI模型的传输层。以下是UDP网络协议的简介：（1）无连接性：UDP是一种无连接的协议，发送端在发送数据之前不需要与接收端建立连接，也不会维护连接状态。（2）面向数据报：UDP以数据报（Datagram）的形式传输数据，每个数据报都是独立的，互相之间没有关联。（3）不可靠性：UDP不提供数据可靠性保证，数据报可能会丢失、重复或无序到达。也不会进行数据校验和重传。

外部输入数据流通过输入数据流选择单元将数据流输入到数据缓存模块，比较常用的存储单元有双口RAM，FIFO，SDRAM等。在第一个缓冲周期，数据流通过“输入数据流选择单元”将数据写入“数据缓冲模块1”。写完之后进入第二个缓冲周期，在第二个缓冲周期数据流通过“输入数 据流选择单元”将数据写入到“数据缓冲模块2”的同时“输出数据流选择单元”将“数据缓冲模块1”的数据流读出，此时进入第三个缓冲周期。在第三个缓冲周期数据流通过“输入数据流选择单元”将数据写入到“数据缓存模块1”的同时将“数据缓冲模块2”的数据读出。

外部输入数据流通过输入数据流选择单元将数据流输入到数据缓存模块，比较常用的存储单元有双口RAM，FIFO，SDRAM等。在第一个缓冲周期，数据流通过“输入数据流选择单元”将数据写入“数据缓冲模块1”。写完之后进入第二个缓冲周期，在第二个缓冲周期数据流通过“输入数 据流选择单元”将数据写入到“数据缓冲模块2”的同时“输出数据流选择单元”将“数据缓冲模块1”的数据流读出，此时进入第三个缓冲周期。在第三个缓冲周期数据流通过“输入数据流选择单元”将数据写入到“数据缓存模块1”的同时将“数据缓冲模块2”的数据读出。

本次设计使用三段式状态机进行编写，实现按键消抖同时控制led亮灭，消抖原理如下：前沿抖动以及后沿抖动持续时间约为5-10ms，稳定状态持续时间位20-40ms//20ms1、了解消抖原理2、了解状态机编写方法3、学习描绘状态转换图4、学习状态机编写逻辑。