1.下面是一些基本的数字电路知识问题，请简要回答？
(1) 什么是 Setup 和 Hold 时间？
答： Setup/Hold Time 用于测试芯片对输入信号和时钟信号之间的时间要求。建立时间 (Setup Time)是指触发器的时钟信号上升沿到来以前，数据能够保持稳定不变的时间。输入数据信号应提前时钟上升沿 (如上升沿有效)T 时间到达芯片，这个 T 就是建立时间通常所说的 SetupTime。如不满足 Setup Time， 这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿到来时，数据才能被打入触发器。保持时间(Hold Time)是指触发器的时钟信号上升沿到来以后，数据保持稳定不变的时间。如果 Hold Time 不够，数据同样不能被打入触发器。
(2) 什么是竞争与冒险现象？怎样判断？如何消除？
答：在组合逻辑电路中，由于门电路的输入信号经过的通路不尽相同，所产生的延时也就会不同，从而导致到达该门的时间不一致，我们把这种现象叫做竞争。由于竞争而在电路输出端可能产生尖峰脉冲或毛刺的现象叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
(3) 请画出用 D 触发器实现 2 倍分频的逻辑电路
答：把 D 触发器的输出端加非门接到 D 端即可，如下图所示：
(4) 什么是"线与 "逻辑，要实现它，在硬件特性上有什么具体要求？
答：线与逻辑是两个或多个输出信号相连可以实现与的功能。在硬件上，要用OC门来实现( 漏极或者集电极开路 )，为了防止因灌电流过大而烧坏OC门, 应在OC门输出端接一上拉电阻 (线或则是下拉电阻)。
(5) 什么是同步逻辑和异步逻辑？同步电路与异步电路有何区别？
答： 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系 .电路设计可分类为同步电路设计和异步电路设计。 同步电路利用时钟脉冲使其子系统同步运作 ，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的 “开始”和“完成”信号使之同步。异步电路具有下列优点： 无时钟歪斜问题、 低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性。
(6) 你知道那些常用逻辑电平？ TTL与COMS电平可以直接互连吗？
答：常用的电平标准，低速的有 RS232、RS485 、RS422、TTL、CMOS 、LVTTL、LVCMOS、ECL 、ECL、 LVPECL 等，高速的有 LVDS、 GTL、PGTL 、 CML、 HSTL、SSTL 等。 一般说来， CMOS电平比TTL电平有着更高的噪声容限。 如果不考虑速度和性能，一般TTL与CMOS器件可以互换。但是需要注意有时候负载效应可能 引起电路工作不正常，因为有些 TTL 电路需要下一级的输入阻抗作为负载才能 正常工作。
(7) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图 (数据接口、控制接口、锁存器 /缓冲器)
典型输入设备与微机接口的逻辑示意图如下：
2.你所知道的可编程逻辑器件有哪些？
答： ROM(只读存储器)、 PLA(可编程逻辑阵列)、 FPLA(现场可编程逻辑阵列)、 PAL(可编程阵列逻辑)，GAL(通用阵列逻辑 )，EPLD( 可擦除的可编程逻辑器件 )、 FPGA( 现场可编程门阵列 )、CPLD(复杂可编程逻辑器件)等 ，其中 ROM、FPLA、PAL 、GAL、EPLD 是出现较早的可编程逻辑器件，而 FPGA 和 CPLD 是当今最流行的两类可编程逻辑器件。 FPGA 是基于查找表结构的，而 CPLD是基于乘积项结构的。
3.
用 VHDL 或 VERILOG、ABLE 描述 8 位 D 触发器逻辑？
1. VHDL 实现
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity dff_8bit is
Port (
clk : in STD_LOGIC; -- 时钟信号
rst : in STD_LOGIC; -- 同步复位信号（高电平有效）
d_in : in STD_LOGIC_VECTOR(7 downto 0); -- 8 位输入数据
q_out : out STD_LOGIC_VECTOR(7 downto 0) -- 8 位输出数据
);
end dff_8bit;
architecture Behavioral of dff_8bit is
begin
process(clk)
begin
if rising_edge(clk) then
if rst = '1' then -- 同步复位
q_out <= (others => '0');
else
q_out <= d_in; -- 时钟上升沿采样输入
end if;
end if;
end process;
end Behavioral;
2. Verilog 实现
module dff_8bit (
input clk, // 时钟信号
input rst, // 同步复位信号（高电平有效）
input [7:0] d_in, // 8 位输入数据
output reg [7:0] q_out // 8 位输出数据
);
always @(posedge clk) begin
if (rst)
q_out <= 8'b0; // 同步复位
else
q_out <= d_in; // 时钟上升沿采样输入
end
endmodule
3. ABEL 实现
MODULE dff_8bit
TITLE '8-Bit D Flip-Flop'
" 输入定义
clk PIN; // 时钟信号
rst PIN; // 同步复位信号（高电平有效）
d_in PIN[7..0]; // 8 位输入数据
" 输出定义
q_out PIN[7..0] istype 'reg'; // 8 位寄存器输出
EQUATIONS
q_out.clk = clk; // 时钟驱动
WHEN (rst == 1) THEN q_out := 0; // 同步复位
ELSE q_out := d_in; // 采样输入
END
说明
- 功能：在时钟上升沿采样输入
d_in，输出q_out在时钟周期内保持稳定。 - 复位：支持同步复位（复位信号
rst为高电平时，输出置零）。 - 时序：所有操作均在时钟上升沿触发，符合同步数字电路设计规范。
- 注意：硬件描述语言（HDL）描述的是硬件行为，与软件编程语言有本质区别。以上代码可直接用于 FPGA/ASIC 综合。
4.
请简述用 EDA 软件 (如 PROTEL)进行设计 (包括原理图和 PCB 图) 到调试出
样机的整个过程，在各环节应注意哪些问题？
答：完成一个电子电路设计方案的整个过程大致可分：
(1)原理图设计 (2)PCB 设计 (3)投板 (4)元器件焊接 (5)模块化调试 (6)整机调试 。
注意问题如下：
(1)原理图设计阶段
注意适当加入旁路电容与去耦电容； 注意适当加入测试点和0欧电阻以方便调试时测试用； 注意适当加入0欧电阻、电感和磁珠（专用于抑制信号线、电源线上的高频噪声和尖峰干扰）以实现抗干扰和阻抗匹配；
(2)PCB 设计阶段
自己设计的元器件封装要特别注意以防止板打出来后元器件无法焊接； FM 部分走线要尽量短而粗，电源和地线也要尽可能粗； 旁路电容、晶振要尽量靠近芯片对应管脚； 注意美观与使用方便；
(3)投板
说明自己需要的工艺以及对制板的要求；
(4)元器件焊接
防止出现芯片焊错位置，管脚不对应； 防止出现虚焊、漏焊、搭焊等；
(5)模块化调试
先调试电源模块，然后调试控制模块，然后再调试其它模块； 上电时动作要迅速，发现不会出现短路时在彻底接通电源； 调试一个模块时适当隔离其它模块 ； 各模块的技术指标一定要大于客户的要求；
(6)整机调试
如提高灵敏度等问题
5.
基尔霍夫定理
KCL：电路中的任意节点，任意时刻流入该节点的电流等于流出该节的电（KVL同理）
6.
描述反馈电路的概念，列举他们的应用？
反馈是将放大器输出信号 (电压或电流)的一部分或全部，回收到放大器输入端与输入信号进行比较 (相加或相减)，并用比较所得的有效输入信号去控制输出，负反馈可以用来稳定输出信号或者增益，也可以扩展通频带，特别适合于自动控制系统。正反馈可以形成振荡，适合振荡电路和波形发生电路。
7.
负反馈种类及其优点？
电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展，放大器的通频带，自动调节作用。
8.
放大电路的频率补偿的目的是什么，有哪些方法？
频率补偿是为了改变频率特性，减小时钟和相位差，使输入输出频率同步相位补偿通常是改善稳定裕度，相位补偿与频率补偿的目标有时是矛盾的不同的电路或者说不同的元器件对不同频率的放大倍数是不相同的，如果输入信号不是单一频率，就会造成高频放大的倍数大，低频放大的倍数小 ，结果输出的波形就产生了失真 放大电路中频率补偿的目的 ：
一是改善放大电路的高频特性，二是克服由于引入负反馈而可能出现自激振荡现象，使放大器能够稳定工作。 在放大电路中，由于晶体管结电容的存在常常会使放大电路频率响应的高频段不理想 ，为了解决这一问题，常用的方法就是在电路中引入负反馈。然后， 负反馈的引入又引入了新的问题，那就是负反馈电路会出现自激振荡现象，所以 为了使放大电路能够正常稳定工作，必须对放大电路进行频率补偿。 频率补偿的方法可以分为超前补偿和滞后补偿 ，主要是通过接入一些阻容元件来改变放大电路的开环增益在高频段的相频特性，目前使用最多的就是锁相
环。
9.
有源滤波器和无源滤波器的区别
？
无源滤波器：这种电路主要有无源元件 R、L 和 C 组成；有源滤波器：集成运放和 R、C 组成，具有不用电感、体积小、重量轻等优点。 集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限 ，所以目前的有源滤波电路的工作频率难以做得很高。
10.
名词解释：SRAM、SSRAM 、SDRAM、压控振荡器 (VCO)？
SRAM：静态 RAM ；DRAM：动态 RAM；SSRAM ：Synchronous Static 。 Random Access Memory 同步静态随机访问存储器，它的一种类型的 SRAM。 SSRAM的所有访问都在时钟的上升 /下降沿启动。地址、数据输入和其它控制信号均与时钟信号相关。 这一点与异步 SRAM 不同，异步 SRAM 的访问独立于时钟，数据输入和输 出都由地址的变化控制。 SDRAM：Synchronous DRAM 同步动态随机存储器。
11.
名词解释：IRQ、BIOS 、USB、VHDL 、SDR。
(1) IRQ：中断请求 (2)BIOS：BIOS 是英文"Basic Input Output System"的缩略语，直译过来后中文名称就是"基本输入输出系统 "。其实，它是一组固化到计算机内主板上 一个 ROM 芯片上的程序，它保存着计算机最重要的基本输入输出的程序、系统设置信息、开机后自检程序和系统自启动程序。 其主要功能是为计算机提供最底层的、 最直接的硬件设置和控制。 (3) USB：USB ，是英文 Universal Serial BUS（通用串行总线）的缩写， 而其中文简称为“通串线，是一个外部总线标准，用于规范电脑与外部设备的连接和通讯。 (4) VHDL：VHDL 的英文全写是： VHSIC（Very High Speed Integrated Circuit ） Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。 主要用于描述数字系统的结构、行为、功能和接口。 (5) SDR：软件无线电，一种无线电广播通信技术，它基于软件定义的无线 通信协议而非通过硬连线实现。换言之，频带、空中接口协议和功能可通过软件下载和更新来升级，而不用完全更换硬件。SDR针对构建多模式、多频和多功 能 无线通信设备的问题提供有效而安全的解决方案。
12.
单片机上电后没有运转，首先要检查什么
首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的 5V。接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值，看是否正确。然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形，注意应该使用示波器探头的“ X10”档。另一个办法是测量复位状态下的 IO 口电平，按住复位键不
放，然后测量 IO 口( 没接外部上拉的 P0 口除外) 的电压，看是否是高电平，如果不是高电平，则多半是因为晶振没有起振。另外还要注意的地方是，如果使用片内 ROM 的话( 大部分情况下如此，现在已经很少有用外部扩 ROM 的了 )，一定要将 EA 引脚拉高，否则会出现程序乱跑的情况。如果系统不稳定的话，有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个0.1uF电容会有所改善。如果电源没有滤波电容的话， 则需要再接一个更大滤波电容，例如 220uF 的。遇到系统不稳定时，就可以并上电容试试 (越靠近芯片越好)。
13.
最基本的三极管曲线特性？
答：三极管的曲线特性即指三极管的伏安特性曲线，包括输入特性曲线和输出特性曲线。输入特性是指三极管输入回路中，加在基极和发射极的电压VBE与由它所产生的基极电流 B之间的关系。输出特性通常是指在一定的基极电流IB控制下，三极管的集电极与发射极之间的电压 VCE 同集电极电流 IC的关系。
14.
什么是频率响应，怎么才算是稳定的频率响应，简述改变频率响应曲线的几
个方法？
答：这里仅对放大电路的频率响应进行说明。 在放大电路中，由于电抗元件 (如电容、电感线圈等)及晶体管极间电容的存在，当输入信号的频率过低或过高时，放大电路的放大倍数的数值均会降低，而且还将产生相位超前或之后现象。也就是说，放大电路的放大倍数 (或者称为增益 ) 和输入信号频率是一种函数关系，我们就把这种函数关系成为放大电路的频率响应或频率特性。放大电路的频率响应可以用幅频特性曲线和相频特性曲线来描述，如果一个放大电路的幅频特性曲线是一条平行于x轴的直线( 或在关心的频率范围内平行于x 轴 )，而相频特性曲线是一条通过原点的直线 (或在关心的频率范围是条通过原点的直线)，那么该频率响应就是稳定的 改变频率响应的方法主要有：
(1) 改变放大电路的元器件参数； (2) 引入新的元器件来改善现有放大电路的频率响应； (3) 在原有放大电路上串联新的放大电路构成多级放大电路。
15.
给出一个差分运放，如何进行相位补偿，并画补偿后的波特图？
答：随着工作频率的升高，放大器会产生附加相移，可能使负反馈变成正反馈而引起自激。进行相位补偿可以消除高频自激。相位补偿的原理是：在具有高放大倍数的中间级，利用一小电容C（几十～几百微微法）构成电压并联负反馈电路。可以使用电容校正、 RC 校正分别对相频特性和幅频特性进行修改。 波特图就是在画放大电路的频率特性曲线时使用对数坐标。波特图由对数幅频特性和对数相频特性两部分组成，它们的横轴采用对数刻度 lgf ，幅频特性的纵轴采用 lg |Au|表示，单位为 dB；相频特性的纵轴仍用 φ 表示。
16.基本放大电路的种类及优缺点，广泛采用差分结构的原因？
基本放大电路按其接法分为共基、共射、共集放大电路。 共射放大电路既能放大电流又能放大电压，输入电阻在三种电路中居中，输
出电阻较大，频带较窄。共基放大电路只能放大电压不能放大电流，输入电阻小，电压放大倍数和输 出电阻与共射放大电路相当，频率特性是三种接法中最好的电路。常用于宽频带放大电路。 共集放大电路只能放大电流不能放大电压，是三种接法中输入电阻最大、输出电阻最小的电路，并具有电压跟随的特点。常用于电压大电路的输入级和输出级，在功率放大电路中也常采用射极输出的形式。 广泛采用差分结构的原因是差分结构可以抑制温度漂移现象。
17.
给出一差分电路，已知其输出电压 Y+和 Y-，求共模分量和差模分量？
设共模分量是 Yc，差模分量是 Yd，则可知其输 Y+=Yc+Yd Y-=Yc-Yd 可得 Yc=(Y+ + Y-)/2 Yd=(Y+ - Y-)/2
18.
画出一个晶体管级的运放电路 ,说明原理？
下图(a)给出了单极性集成运放C14573的电路原理图，图 (b)为其放大电路部分：
图(a)中T1，T2和T7 管构成多路电流源，为放大电路提供静态偏置电流， 把偏置电路简化后，就可得到图 (b)所示的放大电路部分。 第一级是以 P 沟道管 T3 和 T4 为放大管、以 N 沟道管 T5 和 T6 管构成的电流源为有源负载，采用共源形式的双端输入、单端输出差分放大电路。由于第二级电路从 T8 的栅极输入，其输入电阻非常大，所以使第一级具有很强的电压放大能力。 第二级是共源放大电路，以 N 沟道管 T8 为放大管，漏极带有源负载，因此也具有很强的电压放大能力。但其输出电阻很大，因而带负载能力较差。电容 C 起相位补偿作用。
19.电阻 R 和电容 C 串联，输入电压为 R 和 C 之间的电压，输出电压分别为 C 上电压和 R 上电压，求这两种电路输出电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当 RC<<T 时，给出输入电压波形图，绘制两种电路的输出波形图。
答：当输出电压为 C 上电压时：电路的频率响应为
从电路的频率响应不难看出输出电压加在 C 上的为低通滤波器，输出电压加在 R 上的为高通滤波器，RC<<T 说明信号的频率远远小于滤波器的中心频率， 所以对于第二个电路基本上无输出，第一个电路的输出波形与输入波形基本相同。
20.
选择电阻时要考虑什么？
主要考虑电阻的封装、功率、精度、阻值和耐压值等。
21.
在 CMOS 电路中，要有一个单管作为开关管精确传递模拟低电平，这个单
管你会用 P 管还是 N 管，为什么？
答：用 N 管。N 管传递低电平， P 管传递高电平。N 管的阈值电压为正，P 管的阈值电压为负。在 N 管栅极加 VDD，在漏极加 VDD，那么源级的输出电压范围为 0 到 VDD-Vth ，因为 N 管的导通条件是 Vgs>Vth，当输出到达VDD-Vth 时管子已经关断了。所以当栅压为 VDD 时，源级的最高输出电压只能为 VDD-Vth。这叫阈值损失。N 管的输出要比栅压损失一个阈值电压。因此不宜用 N 管传输高电平。P 管的输出也会比栅压损失一个阈值。同理栅压为 0 时，P 管 源级的输出电压范围为 VDD 到｜Vth ｜，因此不宜用 P 管传递低电平。
22.
画电流偏置的产生电路，并解释。
基本的偏置电流产生电路包括镜像电流源、比例电流源和微电流源三种。 下面以镜像电流源电路为例进行说明：
23.
画出施密特电路，求回差电压。
答：下图是用 CMOS 反相器构成的施密特电路：
因此回差电压为：
24.LC 正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图
。
答：主要有两种基本类型：电容三点式电路和电感三点式电路。下图中(a)和(b)分别给出了其原理电路及其等效电路：
25.DAC 和 ADC 的实现各有哪些方法？
实现 DAC 转换的方法有：权电阻网络 D/A 转换，倒梯形网络 D/A 转换，权电流网络 D/A 转换、权电容网络 D/A 转换以及开关树形 D/A 转换等。实现 ADC 转换的方法有：并联比较型 A/D 转换，反馈比较型 A/D 转换，双积分型 A/D 转换和 V-F 变换型 A/D 转换。
26.A/D 电路组成、工作原理？
A/D 电路由取样、量化和编码三部分组成，由于模拟信号在时间上是连续信号而数字信号在时间上是离散信号，因此 A/D 转换的第一步就是要按照奈奎斯特采样定律对模拟信号进行采样。又由于数字信号在数值上也是不连续的，也就是说数字信号的取值只有有限个数值，因此需要对采样后的数据尽量量化，使其量化到有效电平上，编码就是对量化后的数值进行多进制到二进制二进制的转换。
27.为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大？
和载流子有关， P 管是空穴导电，N 管电子导电，电子的迁移率大于空穴，同样的电场下， N 管的电流大于 P 管，因此要增大 P 管的宽长比，使之对称， 这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电和放电是时间相等。
28.锁相环有哪几部分组成 ?
锁相环路是一种反馈控制电路，简称锁相环（ PLL）锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是
锁相环名称的由来锁相环通常由鉴相器（ PD）、环路滤波器（LF）和压控振荡器（ VCO）三部分组成。锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压，对振荡器输出信号的频率实施控制。
29.用逻辑门和 COMS 电路实现 AB+CD
这里使用与非门实现：
图(a)给出了用与非门实现 AB+CD，图(b) 给出了用 CMOS 电路组成的与非门，将图 (b)代入图(a) 即可得到用 CMOS 电路实现 AB+CD 的电路。
30.用一个二选一 mux 和一个 inv 实现异或？
假设输入信号为 A、B ，输出信号为 Y=A’B+AB ’。则用一个二选一 mux和一个 inv 实现异或的电路如下图所示：
31.给了 reg 的 Setup 和 Hold 时间，求中间组合逻辑的 Delay 范围？
假设时钟周期为 Tclk ，reg 的 Setup 和 Hold 时间分别记为 Setup 和 Hold。 则有：
32.如何解决亚稳态？
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当 一 个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在亚稳态期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法主要有： (1)降低系统时钟；(2)用反应更快的 FF；
(3) 引入同步机制，防止亚稳态传播； (4)改善时钟质量，用边沿变化快速的时钟信号； (5)使用工艺好、时钟周期裕量大的器件。
33.集成电路前端设计流程，写出相关的工具。
集成电路的前端设计主要是指设计 IC 过程的逻辑设计、功能仿真，而后端设计则是指设计 IC 过程中的版图设计、制板流片。前端设计主要负责逻辑实现，通常是使用 verilog/VHDL 之类语言，进行行为级的描述。而后端设计，主要负责将前端的设计变成真正的 schematic&layout，流片，量产。集成电路前端设计流程可以分为以下几个步骤： (1)设计说明书；(2)行为级描述及仿真；(3)RTL级描述及仿真； (4)前端功能仿真。硬件语言输入工具有 SUMMIT，VISUALHDL ，MENTOR 和 RENIOR 等； 图形输入工具有: Composer(cadence)， Viewlogic (viewdraw)等；数字电路仿真工具有：Verolog：CADENCE 、Verolig-XL、SYNOPSYS、VCS 、MENTOR、 Modle-sim 。VHDL：CADENCE 、NC-vhdl、 SYNOPSYS、VSS 、MENTOR、 Modle-sim 。
模拟电路仿真工具： HSpice Pspice。
34.是否接触过自动布局布线 ,请说出一两种工具软件，自动布局布线需要
哪些基本元素？
Protel99se ORcad Allegro Pads2007 powerpcb 焊盘 阻焊层 丝印层 互联线 注意模拟和数字分区域放置 敏感元件应尽量避免噪声干扰 信号完整性 电源去耦
35.描述你对集成电路工艺的认识。
集成电路是采用半导体制作工艺，在一块较小的单晶硅片上制作上许多晶体管及电阻器、电容器等元器件，并按照多层布线或遂道布线的方法将元器件组合成完整的电子电路。
（一）按功能结构分类：模拟集成电路和数字集成电路
（二）按制作工艺分类：厚膜集成电路和薄膜集成电路。
（三）按集成度高低分类：小规模集成电路、中规模集成电路、大规模集成电路和超大规模集成电路
（四）按导电类型不同分类：双极型集成电路和单极型集成电路。 双极型集成电路的制作工艺复杂，功耗较大，代表集成电路有 TTL、ECL 、HTL、 LST-TL、STTL 等类型单极型集成电路的制作工艺简单，功耗也较低，易于制成大规模集成电路，代表集成电路有 CMOS、NMOS 、PMOS 等类型。
36.列举几种集成电路典型工艺，工艺上常提到 0.25,0.18 指的是什么？
制造工艺：我们经常说的 0.18 微米、0.13 微米制程，就是指制造工艺了。制造工艺直接关系到 cpu 的电气性能，而 0.18 微米、 0.13 微米这个尺度就是指的是 cpu 核心中线路的宽度,MOS 管是指栅长。
37.请描述一下国内的工艺现状。
近年来，国内半导体工艺发展迅速，但仍与全球领先水平存在差距：
- 成熟制程：28nm及以上节点已实现大规模量产，广泛应用于物联网、汽车电子等领域。
- 先进制程：14nm工艺逐步成熟，7nm及以下节点处于研发阶段，需突破光刻机等设备限制。
- 特色工艺：在射频、功率半导体（如IGBT）等领域具备竞争力，如$ \text{GaN} $、$ \text{SiC} $器件。
- 设备与材料：光刻胶、大硅片等部分材料依赖进口，国产化率逐步提升。
38.半导体工艺中，掺杂有哪几种方式？
掺杂通过引入杂质改变半导体电学特性，主要方式包括：
1. 离子注入（Ion Implantation）
- 原理：将离子加速后注入晶圆，通过控制能量（$ E $）和剂量（$ \Phi $）调节掺杂浓度与深度。
- 优势：精度高（掺杂深度$ R_p \propto \sqrt{E} $），可独立控制浓度与结深。
- 应用：形成源漏区、阱区等。
2. 扩散（Diffusion）
- 原理：高温下（$ 800^\circ\text{C}-1000^\circ\text{C} $）使杂质原子从表面向内部扩散，浓度梯度服从菲克定律：
$$ \frac{\partial C}{\partial t} = D \frac{\partial^2 C}{\partial x^2} $$
其中$ D $为扩散系数。 - 分类：
- 预沉积：恒定表面浓度扩散。
- 再分布：有限杂质总量扩散。
- 应用：形成深结（如双极晶体管基区）。
3. 激光掺杂（Laser Doping）
- 原理：激光熔化半导体表面并引入杂质，实现选择性区域掺杂。
- 优势：低温工艺，适用于柔性器件等特殊场景。
4. 原位掺杂（In-situ Doping）
- 原理：在薄膜生长（如外延）过程中直接掺入杂质原子。
- 应用：多晶硅栅极、外延层掺杂。
注：离子注入与扩散常结合使用，注入后需退火激活杂质并修复晶格损伤。
39.描述 CMOS 电路中闩锁效应产生的过程及最后的结果。
Latch-up 闩锁效应，又称寄生 PNPN 效应或可控硅整流器 ( SCR, Silicon Controlled Rectifier )效应。在整体硅的 CMOS 管下，不同极性搀杂的区域间都会构成 P-N 结，而两个靠近的反方向的 P-N 结就构成了一个双极型的晶体三极管。因此 CMOS 管的下面会构成多个三极管，这些三极管自身就可能构成一个电路。这就是 MOS 管的寄生三极管效应。如果电路偶尔中出现了能够使三极管开通的条件，这个寄生的电路就会极大的影响正常电路的运作，会使原本的 MOS 电路承受比正常工作大得多的电流，可能使电路迅速的烧毁。 Latch-up 状态下器件在电源与地之间形成短路，造成大电流、 EOS（电过载）和器件损坏。
40.解释 latch-up 现象和 Antenna effect 和其预防措施。
1. Latch-up 现象 (闩锁效应)
-
现象解释： Latch-up 是 CMOS 集成电路中一种潜在的有害状态。它源于 CMOS 工艺本身固有的寄生双极型晶体管结构（通常是一个寄生的 PNPN 晶闸管结构）。当电路受到外部干扰（如电压过冲、电流注入、辐射粒子）或内部开关瞬态影响时，这些寄生晶体管可能被意外触发导通。 一旦触发，寄生晶闸管会形成一个从电源$V_{DD}$到地$V_{SS}$的低阻抗通路，导致非常大的电流流过。这个状态是自锁的，即使触发信号消失，大电流状态也会持续，直到电源被切断或器件因过热而烧毁。Latch-up 会导致芯片功能失效甚至永久损坏。
-
预防措施：
- 版图设计优化：
- 缩短阱接触距离： 在阱区（N-well 和 P-well）内放置尽可能多的阱接触（Substrate Contact / Well Tap），并使其靠近源/漏区，以降低阱电阻，削弱寄生双极晶体管的增益。
- 使用保护环： 在器件周围添加包围着的、接地的 P+ 保护环（围绕 NMOS）和接电源的 N+ 保护环（围绕 PMOS），可以收集可能触发 latch-up 的少数载流子（空穴或电子）。
- 增加源/漏区接触孔： 确保源/漏区有足够的接触孔，降低其电阻。
- 工艺优化： 采用外延工艺，在高掺杂的衬底上生长一层低掺杂的外延层，可以有效抑制寄生双极晶体管的增益。
- 设计规则： 遵守代工厂提供的设计规则手册中关于阱接触密度、保护环间距等要求。
- 电路设计： 避免过大的电压摆幅或电流浪涌；在 I/O 端口添加 ESD 保护电路（本身也需防 latch-up）；合理设计电源管理电路。
- 使用绝缘衬底： 如 SOI 技术，从根本上隔离了 N-well 和 P-substrate，消除了产生寄生晶闸管的路径。
- 版图设计优化：
2. Antenna Effect (天线效应)
-
现象解释： Antenna effect 是在半导体制造工艺（主要是等离子体刻蚀和化学机械抛光 CMP）中出现的一种可靠性问题。当一块金属或多晶硅导线在制造过程中尚未与栅极形成连接时（即该导线是“浮空”的），它在等离子体工艺步骤（如刻蚀、去胶、淀积）中会像一个天线一样收集电荷。如果累积的电荷过多且无处释放，当最终连接到晶体管的薄栅氧化层时，这些电荷会瞬间通过栅氧放电。 栅氧化层非常薄，对高压敏感。这种放电可能导致栅氧受到损伤（形成陷阱）甚至被击穿（形成永久性短路），从而降低器件的可靠性或直接导致器件失效。
-
预防措施：
- 版图设计优化 (主要方法)：
- 跳层金属： 避免长导线在低层金属上直接连接到栅极。尽量使用上层金属走线，在连接到栅极之前，通过通孔跳到上层金属，这样在制造下层金属时，上层金属还未形成，长导线就不会在关键步骤中处于“浮空”状态。
- 添加保护二极管： 在长导线连接到栅极之前，先将导线通过一个反向偏置的二极管（通常连接到地$V_{SS}$或电源$V_{DD}$）进行放电。这样在等离子体工艺中积累的电荷可以通过二极管释放到电源或地线，避免在连接到栅极时瞬间放电。
- 缩短栅极连接前导线长度： 减少连接到栅极之前导线的面积（长度），降低其收集电荷的能力。
- 工艺优化： 调整等离子体工艺参数（如功率、时间），尽量减少电荷积累。在工艺步骤间增加电荷消散时间。
- 设计规则检查： 利用 EDA 工具进行 Antenna Rule Check，识别并报告违反天线比规则的结构。天线比通常定义为：连接到栅极前导线的面积 / 栅极面积。代工厂会设定一个最大允许的天线比阈值。
- 版图设计优化 (主要方法)：
总结： Latch-up 和 Antenna effect 都是 CMOS 集成电路制造和设计中需要重点关注的可靠性问题。Latch-up 源于寄生晶闸管结构被触发，导致大电流短路；其预防主要通过优化版图（阱接触、保护环）和采用外延工艺等。Antenna effect 则是在工艺过程中长导线收集电荷后损伤栅氧；其预防主要依靠版图设计策略（跳层金属、保护二极管）和设计规则检查。两者都需要在设计阶段充分考虑并在制造工艺中进行控制。
41.什么叫窄沟效应？
当 JFET 或 MESFET 沟道较短，<1um 的情况下，这样的器件沟道内电场很高，载流子民饱合速度通过沟道，因而器件的工作速度得以提高，载流子漂移速度，通常用分段来描述，认为电场小于某一临界电场时，漂移速度与近似与电场强成正比，迁移率是常数，当电场高于临界时，速度饱和是常数。所以在短沟道中，速度是饱和的，漏极电流方程也发生了变化，这种由有况下饱和电流不是由于沟道夹断引起的而是由于速度饱和。
42.用波形表示 D 触发器的功能。
以电平触发为例进行说明， D 触发器的功能描述如下：当时钟信号为低电平时，触发器不工作，处于维持状态。当时钟信号为高电平时， D 触发器的功能为： 若 D=0，则触发器次态为 0；若 D=1，则触发器次态为 1。下图以波形形式来描述 D 触发器的功能：
43.
用传输门和倒向器组成的边沿
D
触发器如下图：
44.画状态机，接受 1、2 、5 分钱的卖报机，每份报纸 5 分钱。
取投币信号为输入逻辑变量，投入一枚 5 分硬币是用 A=1 表示，未投入时用 A=0 表示；投入一枚 2 分硬币是用 B=1 表示，未投入时用 B=0 表示；投入一枚 1 分硬币是用 C=1 表示，未投入时用 C=0 表示。由于每次最多只能投入一 枚硬币，因此除了 ABC=000、 ABC=001、 ABC=010 和 ABC=100 四种状态为 合法状态，其它四种状态为非法状态。假设投入 3 个 2 分硬币或者投入 4个 1 分硬币和 1 个 2 分硬币后，卖报机在给出报纸的同时会找会 1 个 1 分硬币。这是 输出变量有两个，分别用 Y 和 Z 表示。给出报纸时 Y=1，不给时Y=0 ；找回 1 个 1 分硬币时 Z=1 ，不找时 Z=0。同时假定未投币时卖报机的初始状态为 S0， 从开始到当前时刻共投入的硬币面值为 1 分记为 S1 ，为 2分时记为 S2，为 3 分 记为 S3，为 4 分时记为 S4。由上面的分析可以画出该状态机的状态转换表，如下表所示 (方便起见，这里给出输入变量为非法状态时的转换表 )
状态图如下所示：
45.
用与非门等设计全加法器 。
设加数为 A 和 B ，低位进位为 C，和为 Sum ，进位位为 Cout，则用与非门设计的全加器如下图：
如果非门也用与非门实现的话，只需将与非门的两个输入端连接，置换到非门即可。
46.RS232c 高电平脉冲对应的 TTL 逻辑是？
首先解释一下什么是正逻辑和负逻辑。正逻辑：用高电平表示逻辑 1，用低电平表示逻辑 0。负逻辑：用低电平表示逻辑 1，用高电平表示逻辑 0。在数字系统的逻辑设计中，若采用 NPN 晶体管和 NMOS 管，电源电压是正值，一般采 用正逻辑。若采用的是 PNP 管和 PMOS 管，电源电压为负值，则采用负逻辑比 较方便。除非特别说明，一般电路都是采用正逻辑对于 RS232C 的数据线，逻辑 1(MARK)=-3V～ -15V ；逻辑 0(SPACE)=+3 ～＋15V，因此对应的 TTL 逻辑为负逻辑。
47.VCO 是什么，什么参数 (压控振荡器) ?
VCO 即压控振荡器，在通信系统电路中，压控振荡器 (VCO)是其关键部件，特别是在锁相环电路、时钟恢复电路和频率综合器等电路中。 VCO 的性能指标主要包括：频率调谐范围，输出功率， (长期及短期)频率稳定度，相位噪声，频谱纯度，电调速度，推频系数，频率牵引等。
48.什么耐奎斯特定律，怎么由模拟信号转为数字信号。
49.用 D 触发器做个 4 进制的计数器。
由于是 4 进制计数器，因此只需两个 D 触发器即可，记进位输出为 Cout，时钟信号为 CLK，则利用 D 触发器和门电路组成的 4 进制计数器如下图：
50.锁存器、触发器、寄存器三者的区别。
触发器：能够存储一位二值信号的基本单元电路统称为“触发器”。 锁存器：一位触发器只能传送或存储一位数据，而在实际工作中往往希望一次传送或存储多位数据。为此可把多个触发器的时钟输入端 CP 连接起来，用一个公共的控制信号来控制，而各个数据端口仍然是各处独立地接收数据。这样所构成的能一次传送或存储多位数据的电路就称为“锁存器”。 寄存器：在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把 n 个触发器的
时钟端口连接起来就能构成一个存储 n 位二进制码的寄存器。
区别：从寄存数据的角度来年，寄存器和锁存器的功能是相同的，它们的区别在于寄存器是同步时钟控制，而锁存器是电位信号控制。可见，寄存器和锁存器具有不同的应用场合，取决于控制方式以及控制信号和数据信号之间的时间关系：若数据信号有效一定滞后于控制信号有效，则只能使用锁存器；若数据信号提前于控制信号到达并且要求同步操作，则可用寄存器来存放数据。
51.D 触发器和 D 锁存器的区别。
D 触发器是指由时钟边沿触发的存储器单元，锁存器指一个由信号而不是时钟控制的电平敏感的设备。锁存器通过锁存信号控制，不锁存数据时，输出端的信号随输入信号变化，就像信号通过缓冲器一样，一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。
52.有源滤波器和无源滤波器的原理及区别。
滤波器是一种对信号的频率具有选择性的电路，其功能就是使特定频率范围内的信号通过，而组织其它频率信号通过。其原理就是当不同频率的信号通过该电路时，具有不同的幅度衰减，通带内的信号衰减很小，而阻带内的信号衰减很大。 若滤波电路仅由无源元件 (电阻、电容、电感)组成，则称为无源滤波器； 若滤波电路不仅由无源元件，还有有源元件 (双极型管、单极性管、集成运放 ) 组成， 则称为有源滤波器。其区别主要体现在以下几个方面：
(1) 有源滤波器是电子的，无源滤波器是机械的。 (2) 有源滤波器是检测到某 一设定好的谐波次数后抵消它，无源滤波器是通过电抗器与电容器的配合形成某 次谐波通道吸收谐波。 (3) 采用无源滤波器因为有电容器的原因，所以可提高功 率因素。采用有源滤波器只是消除谐波与功率因素无关。(4) 有源滤波器造价是 无源滤波器的 3 倍以上，技术相对不太成熟，且维护成本高；无源滤波器造价相对较低，技术较成熟，安装后基本免维护。 (5) 有源滤波器用于小电流，无源滤 波器可用于大电流。
53.IIR， FIR 滤波器的异同。
IIR 是无限长冲激响应滤波器， FIR 是有限长冲激响应滤波器。两者的比较如下：(1) 在相同的技术指标下，IIR 滤波器由于存在着输出对输入的反馈，所以可用比 FIR 滤波器较少的阶数来满足指标的要求，所用的存储单元少，运算次数少， 较为经济 。(2) FIR 滤波器可得到严格的线性相位，而 IIR 滤波器做不到这一点，IIR 滤波器的选择性越好，其相位的非线性越严重。因而，如果 IIR 滤波器要得到线性相位，又要满足幅度滤波的技术要求，必须加全通网络进行相位校正，这同样会大大增加滤波器的阶数。 (3) FIR 滤波器主要采用非递归结构，因为无论是从理论上还是从实际的有限精度的运算中它都是稳定的，有限精度运算的误差也越小。 IIR 滤波器必须采用递归结构，极点必须在 z 平面单位圆内才能稳定，对于这种结构，运算中的四舍五入处理有时会引起寄生振荡。 (4) 对于 FIR 滤波器，由于冲激响应是有限长的，因而可以用快速傅里叶变换算法，这样运算速度可以快得多。 IIR 滤波器则不能这样运算。 (5) 从设计上看，IIR 滤波器可以利用模拟滤波器设计的现成的闭合公式、数据和表格，因此计算工作量较小，对计算工具要求不高。 FIR 滤波器则一般没有 现成的设计公式，一般 FIR 滤波器设计仅有计算机程序可资利用，因而要借助于 计算机。(6) IIR 滤波器主要是设计规格化的、频率特性为分段常数的标准低通、高通、带通、带阻、全通滤波器。 FIR 滤波器则要灵活得多。
54.冒泡排序的原理。
冒泡排序 (BubbleSort)的基本概念是：依次比较相邻的两个数，将小数放在前面，大数放在后面。即首先比较第 1 个和第 2 个数，将小数放前，大数放后。然 后比较第 2 个数和第 3 个数，将小数放前，大数放后，如此继续，直至比较最后两个数，将小数放前，大数放后。重复以上过程，仍从第一对数开始比较 (因为可能由于第 2 个数和第 3 个数的交换，使得第 1 个数不再小于第 2 个数 )，将小 数放前，大数放后，一直比较到最大数前的一对相邻数，将小数放前，大数放后， 第二趟结束，在倒数第二个数中得到一个新的最大数。如此下去，直至最终完成排序。由于在排序过程中总是小数往前放，大数往后放，相当于气泡往上升，所以称 作冒泡排序。
55.操作系统的功能。
操作系统是管理系统资源、控制程序执行，改善人机界面，提供各种服务，合理组织计算机工作流程和为用户使用计算机提供良好运行环境的一种系统软件。资源管理是操作系统的一项主要任务，而控制程序执行、扩充机器功能、提供各种服务、方便用户使用、组织工作流程、改善人机界面等等都可以从资源管理的角度去理解。下面从资源管理的观点来看操作系统具有的几个主要功能：(1) 处理机管理：处理机管理的第一项工作是处理中断事件。硬件只能发现中断事件，捕捉它并产生中断信号，但不能进行处理，配置了操作系统，就能对中断事件进行处理。处理机管理的第二项工作是处理器调度。处理器是计算机系统中一种稀有和宝贵的资源，应该最大限度地提高处理器的利用率。(2) 存储管理：存储管理的主要任务是管理存储器资源，为多道程序运行提供有力的支撑，便于用户使用存储资源，提高存储空间的利用率。(3) 设备管理：设备管理的主要任务是管理各类外围设备，完成用户提出的I/O 请求，加快 I/O 信息的传送速度，发挥 I/O 设备的并行性，提高I/O 设备的利用率，以及提供每种设备的设备驱动程序和中断处理程序，用户隐蔽硬件细节，提供方便简单的设备使用方法。(4) 文件管理：文件管理是针对系统中的信息资源的管理。在现代计算机中，通常把程序和数据以文件形式存储在外存储器 (又叫辅存储器)上，供用户使用，这样，外存储器上保存了大量文件，对这些文件如不能采取良好的管理方式，就会导致混乱或破坏，造成严重后果。为此，在操作系统中配置了文件管理，它的主要任务是对用户文件和系统文件进行有效管理，实现按名存取；实现文件的共享、保护和保密，保证文件的安全性；并提供给用户一整套能方便使用文件的操作和命令。 (5) 网络与通信管理。
56.IC 设计中同步复位与异步复位的区别 。
同步复位在时钟沿才复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
57.Moore 与 Mealy 状态机的特征。
答：Moore 状态机的输出仅与当前状态值有关 , 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关 , 而且与当前输入值有关。
58.时钟周期为 T，触发器 D1 的建立时间最大为 T1max，最小为 T1min。
组合逻 辑电路最大延迟为 T2max，最小为 T2min。问，触发器 D2 的建立时间
T3 和保 持时间 T4 应满足什么条件。
首先说下建立时间和保持时间的定义。建立时间 (setup time)是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发
器；保持时间(hold time) 是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。
Tffpd ：触发器的输出响应时间，也就是触发器的输出在 clk 时钟上升沿到来后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。
Tcomb ：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑 延迟。
Tsetup ：建立时间 Thold ：保持时间 Tclk ：时钟周期
建立时间容限：相当于保护时间，这里要求建立时间容限大于等于 0。 保持时间容限：保持时间容限也要求大于等于 0。
关于保持时间的理解就是，在触发器 D2 的输入信号还处在保持时间的时候，如果触发器 D1 的输出已经通过组合逻辑到达 D2 的输入端的话，将会破坏 D2 本来应该保持的数据。
59.给出某个一般时序电路的图，有 Tsetup、Tdelay、 Tck->q，还有 clock
的 delay， 写出决定最大时钟的因素，同时给出表达式。
T+Tclkdealy>Tsetup+Tco+Tdelay ；
Thold>Tclkdelay+Tco+Tdelay ；
60.说说静态、动态时序模拟的优缺点
。
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化
设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题。
61.画出 CMOS 电路的晶体管级电路图，实现 Y=A*B+C(D+E)
此类题目都可以采用一种做法，首先将表达式全部用与非门和非门表示，然后将用 CMOS 电路实现的非门和与非门代入即可。非门既可以单独实现，也可以用与非门实现(将两输入端接在一起即可 )
下图
(a)
和
(b)
分别为用
CMOS
实现的非门和与非门：
62.
利用
4
选
1
数据选择器实现
F(x,y,z)=xz+yz’？
63.A、 B、C、 D、E 进行投票，多数服从少数，输出是 F(也就是如果 A、B 、
C、D 、E 中 1 的个数比 0 多，那么 F 输出为 1 ，否则 F 为 0) ，用与非
门实现，输入数目没有限制 。
记 A 赞成时 A=1，反对时 A=0 ；B 赞成时 A=1，反对时 B=0 ；C、 D、E 亦是如此。由于共 5 人投票且少数服从多数，因此只要有三人投赞成票即可，其他人的投票结果并不需要考虑。基于以上分析，下图给出用与非门实现的电路：
64.用逻辑门画出 D 触发器？
65.简述 latch 和 filp-flop 的异同？
本题即问锁存器与触发器的异同。触发器：能够存储一位二值信号的基本单元电路统称为“触发器”。锁存器：一位触发器只能传送或存储一位数据，而在实际工作中往往希望一次传送或存储多位数据。为此可把多个触发器的时钟输入端 CP 连接起来，用一个公共的控制信号来控制，而各个数据端口仍然是各处独立地接收数据。这样所构成的能一次传送或存储多位数据的电路就称为“锁存器”。
66.LATCH 和 DFF 的概念和区别。
本题即问 D 锁存器与 D 触发器的概念与区别。 D 触发器是指由时钟边沿触发的存储器单元，锁存器指一个由信号而不是时钟控制的电平敏感的设备锁存器通过锁存信号控制，不锁存数据时，输出端的信号随输入信号变化，就像信号通过缓冲器一样，一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。
67.latch 与 register 的区别，为什么现在多用 register。行为级描述
中 latch 如何产生的？
latch 是电平触发，register 是边沿触发， register 在同一时钟边沿触发下动作，符合同步电路的设计思想，而 latch 则属于异步电路设计，往往会导致时序分析困难，不适当的应用 latch 则会大量浪费芯片资源。
68.
实现16分频需要多少个触发器电路？（英特尔）
69.用 filp-flop 和 logic-gate 设计一个 1 位加法器，输入 carryin
和 current-stage ， 输出 carryout 和 next-stage.
考设计具有输入输出缓冲功能的加法器，这样理解的话，题目做起来很简单，只要将输入和输出各加一个触发器作为数据锁存器即可，也就是需要 4 个触发器。加法功能完全由门电路实现。
70.实现 N 位 Johnson Counter，N=5
首先给大家解释下 Johnson Counter，Johnson Counter 即约翰逊计数器，又称扭环形计数器，是移位寄存器型计数器的一种由于环形计数器的电路状态利用率较低，为了在不改变移位寄存器内部结构
的条件下提高环形计数器的电路状态利用率，只能从改变反馈逻辑电路上想办法。 事实上任何一种移位寄存器型计数器的结构都可表示为如下图所示的一般形式。其中反馈逻辑电路的函数表达式可写成：
71.Cache 的主要作用是什么，它与 Buffer （DSP）有何区别。
Cache 即是高速缓冲存储器，Cache 是一个高速小容量的临时存储器，可以用高速的静态存储器芯片实现， 或者集成到 CPU 芯片内部，存储 CPU 最经常访问的指令或者操作数据Buffer 与 Cache 操作的对象不一样。Buffer(缓冲) 是为了提高内存和硬盘 (或其他 I/0 设备 )之间的数据交换的速度而设计的。 Cache(缓存) 是为了提高 cpu 和内 存之间的数据交换速度而设计，也就是平常见到的一级缓存、二级缓存、三级缓 存等。嵌入式 DSP 处理器(Embedded Digital Signal Processor, EDSP) 对系统结构和指令进行了特殊设计，使其适合于执行 DSP 算法，编译效率较高，指令执行速度也较高。在数字滤波、 FFT、谱分析等方面 DSP 算法正在大量进入嵌入式领域， DSP 应用正从在通用单片机中以普通指令实现 DSP 功能，过渡到采用嵌入式 DSP 处理器。嵌入式 DSP 处理器有两个发展来源，一是 DSP 处理器经过单片化、EMC 改造、增加片上外设成为嵌入式 DSP 处理器，TI 的TMS320C2000 /C5000 等属于此范畴；二是在通用单片机或 SOC 中增加 DSP 协处理器，例如 Intel 的 MCS-296 和 Infineon(Siemens)的 TriCore。
72.DSP 和通用处理器在结构上有什么不同？
与通用处理器相比， DSP 属于专用处理器，它是为了实现实时数字信号处理而专门设计的。在结构上， DSP 一般采用哈佛结构，即数据缓存和指令缓存相分开。 DSP 有专门的乘加指令，一次乘加只需一个指令周期即可完成、而通用处理器中的乘法一般使用加法实现的，一次乘法需要消耗较多的指令周期。
73.用你熟悉的设计方式设计一个可预置初值的 7 进制循环计数器，15 进
制的呢？
这里选择用十六进制计数器 74LS161 实现，原理很简单：用 74LS161 实现N(N<16)进制计数器，只需当计数器从 0000 增加到 N-1 时让 74LS161 清零即可。 对于 7 进制，当增加到 6(0110)时将计数器清零即可。下面简单介绍下74LS161，下图为 74LS161 的原理图：
管脚说明： A、B 、C、 D：数据输入端 QA、 QB、QC 、QD：数据输出端 RCO：进位输出端 CLRN：异步清零端，低电平有效 LDN：同步并行置入控制端，低电平有效，ENT、ENP ：计数控制端，高电平有效。
下图为用 74LS161 设计的可预置初值的 7 进制循环计数器， D3 D2 D1D0为预置数输入端。
如果想设计 15 进制，只要在 QD QC QB QA=1110 时将 CLRN 置低即可。
74.BLOCKING 和 NONBLOCKING 赋值的区别。
非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中； 阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述。
75.PCI 总线的含义是什么， PCI 总线的主要特点是什么？
PCI 的英文全称为 Peripheral Component Interconnect。即外部设备互联总线， 是于1993年推出的 PC 局部总线标准。PCI 总线可以分为 32 位总线和 64 位总线 两种，一般 PC 机使用 32 位 PCI 总线，服务器和高级工作站都带有 64 位 PCI 总线。 PCI 总线的主要特点是传输速度高，目前可实现 66M的工作频率，在 64 位 总线宽度下可达到突发（ Burst）传输速率 264MB/s，是通常 ISA 总线的 300 倍， 可以满足大吞吐量的外设的需求。
76.请绘制一个包含6个晶体管的典型SRAM存储单元示意图，标示出哪些节点可以存储数据，以及哪个节点是字线控制端。
77.有一个 LDO 芯片将用于对手机供电，需要你对它进行评估，你将如何设计
你的测试项目。
LDO 为低压差线性稳压器，这里将其用于对手机供电。需要评估的指标主要有两个：LDO 的供电电流和供电电压、LDO 的输出电压噪声抑制比。由于手机是电池供电，因此测试该 LDO 芯片是最好选用锂电池给芯片供电。 供电电流与供电电压的测试：选择一台具有存储功能的示波器，在对应测试点测试芯片的输出电压和输出电流 (可能需要用数字万用表测 )，观察结果看起输出电压与输出电流是否满足手机的正常工作要求。 输出电压噪声抑制比：这个也许需要更精确的仪器去测了，我不是很懂，希望大家指教。 芯片性能的测试需要长时间测试，而且需要在不同环境下测试，如改变温度、 湿度，或者在移动条件下测试。此外，还要测试输入电压发生变化时输出电压和输出电流的变化。
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