时钟管理单元IP的使用

在FPGA设计带的某些实际应用案例中，需要使用不同的时钟信号；比如要想得到125MHz的时钟信号，从硬件的角度，开发板上只有一个50MHz的有源晶振，使用编写verilog的方法从50MHz得到125MHz的时钟信号是不可能的，则需要使用FPGA内部的专用电路——锁相环来实现。

时钟管理器

功能：通过GUI的界面形式，帮助用户来创建自己的时钟网络，能够基于一个输入时钟源（晶振），进行分频、倍频，得到其他频率、相位、占空比的时钟信号。这个时钟管理器根据用户的设置参数，去生成配置FPGA内部的时钟管理硬件资源。

在vivado 2018.3 中配置时钟管理单元的步骤如下：

1、打开IP查找界面

2、查找所需要的IP 

 3、选择需要的ip

 4、先择时钟管理单元的类型

MMCM：数字锁相环，成本较低，产生的时钟质量较差

PLL：模拟锁相环，时钟质量很高，一般应用于时钟质量要求比较高的场景，比如高速收发器

 5、设置输入端口和输入时钟频率

6、设置输出端口和输出频率、相位，输出端口共可设置7个 

7、设置输出端口

 8、软件中提供了IP的例化模板，可直接复制使用