verilog 学习笔记（3）输入查找表（LUT）

最新推荐文章于 2023-12-15 16:30:17 发布
最新推荐文章于 2023-12-15 16:30:17 发布
阅读量1.8k 收藏 1
点赞数
文章标签： 学习 fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_71602948/article/details/128396186
版权

今天做了一个关于输入查找表（LUT）的题目，里面关于8-1 MUX的处理方式让我觉得非常的新奇。

题目很简单，大意就是要求设计一个8位的移位寄存器，同时附加随机访问功能。也就是通过输入的ABC三个数字对应的二进制数转换为一个地址（很像存储中的方式），然后访问移位寄存器里面对应地址的数据。

但是这里关于寻址的处理方式很有趣。一般情况下，可能我自己会想到的是写一个case或者if-else的条件选择语句，但是即便是8位的移位寄存器，这个语句已经够长了，更不要说涉及到更多位存储的情况。

 

这个地方答案给出了一种巧妙的处理方式，基于ABC三个参数的8-1选择器可以直接用{A,B,C}的方式来进行定位。综合器会直接将其转化成对应的二进制数

钟声与风
关注
  • 0
    点赞
  • 踩
  • 1
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
（1）D触发器verilog描述
kouq123的博客
11-18 6806
2.1 D触发器verilog描述 2.1.1 本节目录 第一，本节目录； 第二，本节引言； 第三，FPGA简介； 第四，verilog简介； 第五，D触发器verilog描述实例； 第六，结束语。 2.1.2 本节引言 给FPGA一个支点，它可以撬动整个数字逻辑。““给我一根杠杆我就能撬动地球”是古希腊数学家、物理学家阿基米德说的，这句话是阿基米德的经典语录，这句话还被翻译为“给我一个支点，我就能撬起整个地球”，用了夸张的方式来说明杠杆原理。” 2.1.3 FPGA简介 FPGA（F
8位移位寄存器verilog代码_Verilog专题（十八）3输入的查找表（LUT）
weixin_31720623的博客
01-17 4124
HDLBits网址https://hdlbits.01xz.net/wiki/Main_Page绪论LUT指显示查找表(Look-Up-Table)，本质上就是一个RAM。它把数据事先写入RAM后，每当输入一个信号就等于输入一个地址进行查表，找出地址对应的内容，然后输出。LUT的应用范围比较广泛，例如：LUT(Look-Up Table)可以应用到一张像素灰度值的映射表，...
基于FPGA的大规模查找表设计与实现
11-14
本文介绍了一种用FPGA 控制外部存储器来实现查找表的方法, 结合其工作原理和硬件平台, 重点介绍其软件设计过程, 并 对其中的难点! ! ! FPGA 对FLASH 编程问题进行了详细的阐述。
Verilog专题（十八）3输入的查找表（LUT）
Andy_ICer的博客
04-14 6145
LUT全称叫look-up-table，江湖人称查找表，其实相当于一张真值表，是FPGA里一种很重要的资源。​
【FPGA/verilog -入门学习9】verilog基于查找表的8位格雷码转换
cengqiu4314的博客
12-11 1838
查找表（Look-Up-Table）查找表，简单说，就是一个预先存储好结果的数据表通过访问这张预先存储好结果的数据表，可以快速的获取不同输入的输出结果查找表可以免去运算的过程，尤其对于复杂的运算更是可以大大减少运算开销和运行时间。
LUT查找表实现各种RAM及ROM原理精讲
一个早起的程序员
02-15 8363
在文章《LUT是如何实现千万种逻辑结构的》里面我们讲过了LUT的原理，实现逻辑函数时，相当于一个ROM将结果预存，然后把通过输入信号当作地址对预存的结果进行寻址。因此同样借助LUT加几个端口，就可以实现RAM。SLICEM里面的LUT就可以用来实现RAM资源。我们接下来讲几个概念。 （1）CLB CLB：可配置逻辑单元（Configurable Logic Block，CLB）在FPGA中最为...
verilog高级语法-原语-ibuf-obuf-LUT
人工智能笔记
12-15 1843
输入输出端口必须添加缓冲后才能进入FPGA内部逻辑，用于与外部隔离。功能就是起到缓冲隔离的作用。代码.I(b),.O(c)结构图代码 一个 c1=a|b逻辑功能的查找表代码如下LUT2 #(c11 (端口简介，LUT2也就是有2个输入地址线，分别对应组合逻辑的两个输入a,b。o为输出端口，也就的是得到的结果c1。具体功能就通过设计.INIT(4'hX)的值来决定，具体的功能看真值表的输出值，直接填上去。原理就是输入地址线的最小项的权重组成的数值。
verilog写操作查询表_Verilog学习笔记基本语法篇（十三）...............Gate门
weixin_39583013的博客
02-22 1411
Verilog中已有一些建立好的逻辑门和开关的模型。在所涉及的模块中，可通过实例引用这些门与开关模型，从而对模块进行结构化的描述。逻辑门:and (output,input,...)nand (output,input,...)or (output,input,...)nor (output,input,...)xor (output,input,...)xnor (output,input,.....
HDLBits(九)学习笔记——verilog实现移位寄存器、More Circuits（三输入查找表）
H19981118的博客
04-15 4457
文章目录Shift4Rotate100Shift18Lfsr53位LSFRLfsr32shift registern位 移位寄存器3-input LUTRule90Rule 100 Shift4 构建一个4bit的移位寄存器(右移)，含异步复位、同步加载和使能信号 areset：让寄存器复位为0 load：加载4bit数据到移位寄存器中，不移位 ena：使能右移 q：移位寄存器中的内容 load和ena同时为1，load具有更高优先级 module top_module( input
FPGA原理与结构（2）——查找表LUT（Look_Up_Table）
apple_53311083的博客
08-05 9650
FPGA原理与结构，LUT的基本组成原理和应用，LUT的发展历史，为什么流行使用6-LUT
查表法乘法器verilog HDL设计代码及其测试文件
05-15
查找表乘法器就是将乘积放在存储器中，将操作数作为地址访问存储器，得到的输出结果就是乘法器的运算结果。这种乘法器的运算速度就等于所使用的存储器的速度，一般用于较小规模的乘法器。
通过Verilog编程实现基于LUT查找表方法的Cordic算法实现,输出正弦和余弦,含testbench测试程序+代码操作视频
06-02
3.用处：用于基于LUT查找表方法的Cordic算法编程学习 4.指向人群：本科，硕士，博士等教研使用 5.运行注意事项： 使用vivado2019.2或者更高版本测试，用软件打开FPGA工程，然后参考提供的操作录像视频跟着操作。 ...
Verilog-HDL学习笔记
04-26
Verilog_HDL学习笔记
基于LUT查找表方法的正弦信号产生器FPGA实现,包含testbench,包括程序，注释，操作步骤
最新发布
06-19
4.仿真效果：仿真效果可以参考博客同名文章《基于LUT查找表方法的正弦信号产生器FPGA实现,包含testbench》 5.内容：基于LUT查找表方法的正弦信号产生器FPGA实现,包含testbench。查表法的基本思想是预先计算出一个...
verilog学习笔记
01-05
自己写的verilog学习笔记，以夏宇闻的《数字系统设计教程》为参考。
Verilog学习笔记
08-06
总的来说，学习Verilog涉及理解模块设计、数据类型、运算符、流程控制、参数化和测试平台的建立等多个方面，这对于进行FPGA和ASIC设计至关重要。通过实践和编写测试平台，设计师可以确保其Verilog代码正确无误地实现...
【FPGA/verilog -入门学习10】verilog 查表法实现正弦波形发生器
cengqiu4314的博客
12-12 2672
那么就意味着你会延时两个时钟周期输出数据，在Summary中也可查看。1，使用matlab 生成数据，制作sin_rom.coe文件。寻址的位宽是10位，数据量是1024个，输出的数据是16位。y范围：0~2^16 -1 = 0~65535。输入是0~1023 1023 占用10位。用查找表设计实现一个正弦波形发生器。这里要注意一下，只要在IP中勾选了。
verilog写操作查询表_电子表的设计——verilog
weixin_39862097的博客
02-22 962
电子表的设计包括正常计时模块，LED显示模块，定时报警模块，校时模块，秒表模块。(1)正常计时模块clockmoduleclock(clk,rst,clock_en,second,minute,hour);input clk,rst,clock_en;output[5:0]second,minute,hour;reg[5:0]second,minute,hour;always@(posedge c...
FPGA从入门到精通(2) - LUT
Jasper灬兰的博客
05-28 9635
LUT:(look up table) 查找表 今天我要讲的与FPGA CLB相关的第一节LUT。根据上一节课的课程大纲，讲CLB应该是讲SLICEL(SLICEM)。不过当我打开用户手册，看了一下SLICE的结构（图一），一眼望去，这是分分钟会劝退入门者。为了让读者更好的接受以及理解，所以我打算先讲清楚它里面的每一个基本单元（LUT, 进位链，MUX,寄存器，几乎所有的FPGA器件的SLICE都是这四大件组成，只是组合不太一样而已），然后再将他们联系在一起，和读者一步步推倒出SLICE的结构。 图1​
11进4出的LUT查找表，VERILOG实现代码
06-13
以下是一个使用Verilog语言实现11进4出的LUT查找表的代码示例： ```verilog module lut11x4( input [10:0] in, output [3:0] out ); reg [3:0] lut; always @(*) begin case (in) 11'b00000000000: lut = 4'bxxxx; 11'b00000000001: lut = 4'bxxxx; 11'b00000000010: lut = 4'bxxxx; 11'b00000000011: lut = 4'bxxxx; 11'b00000000100: lut = 4'bxxxx; 11'b00000000101: lut = 4'bxxxx; 11'b00000000110: lut = 4'bxxxx; 11'b00000000111: lut = 4'bxxxx; 11'b00000001000: lut = 4'bxxxx; 11'b00000001001: lut = 4'bxxxx; 11'b00000001010: lut = 4'bxxxx; // ... 其他输入值的情况 11'b11111111101: lut = 4'bxxxx; 11'b11111111110: lut = 4'bxxxx; 11'b11111111111: lut = 4'bxxxx; default: lut = 4'bxxxx; endcase end assign out = lut; endmodule ``` 其中，`lut`是一个4位的寄存器，用于存储查找表的输出值。在`always`块中，使用`case`语句根据输入值选择对应的输出值存储到`lut`寄存器中。最后，使用`assign`语句将`lut`输出到`out`端口上，完成11进4出的LUT查找表的实现。需要注意的是，由于输入值有2048种可能，因此需要列出所有的输入值情况，以确保查找表的正确性。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值