CPU高速缓存与内存屏障

本文详细介绍了CPU高速缓存的层级结构及其工作原理,包括L1、L2、L3缓存。接着讲解了缓存一致性问题,并引入MESI协议来确保多核CPU缓存的一致性。最后探讨了内存屏障的作用,防止指令重排序导致的并发问题,以确保数据一致性。
摘要由CSDN通过智能技术生成

1. CPU高速缓存

cpu高速缓存的由来
  • 在CPU的全部取指令周期中(程序计算),至少需要访问一次存储器(也就是我们所说物理内存上的数据)
  • 通常需要多次访问存储器的取操作数或者保存结果,CPU处理计算的速度明显受限于访问存储器的限制
  • 因此解决方案就是利用局部性原理,在CPU与物理内存之间提供一个容量小并且速度快的存储器,称为高速缓存
高速缓存概述
  • 缓存是分“段”(line)的,一个段对应一块存储空间,大小是 32(较早的 ARM、90 年代 /2000 年代早期的 x86 和 PowerPC)、64(较新的 ARM 和 x86)或 128(较新的 Power ISA 机器)字节
  • 高速缓存包含物理内存部分数据副本
  • cpu读取数据时将会先检查高速缓存中的数据是否存在,存在就返回,不存在就读取物理内存数据
高速缓存和内存

高速缓存分为L1-L3 Cache
  • L1 Cache: 一级缓存是CPU第一层高速缓存,分为指令缓存和数据缓存,一般服务器的CPU的L1缓存容量在32-4096kb,现在的L1 Cache都不能直接与内存直连传输数据
  • L2
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