2018年10月_为中国IC之崛起而读书

12月 11月 10月 09月 06月 05月

原创如何在visio中导入新下载的模具

第一步：打开Visio第二步：新建一个文件第三步：点击 “更多形状” ——> "打开模具"第四步：选择模具存放的路径第五步：然后就可以在“更多形状” 下面找到新添加的模具了 ...

2018-10-30 20:28:50 9524

原创 ZYNQ 串口无法打印出信息

排除可能的原因：1、硬件原因串口线是否连上、开发板是否上电、2、软件原因波特率是否正确设置、驱动程序是否能正确运行我遇到的问题：驱动程序的问题：如下图，本来以为驱动已经正确运行了，但是细心的看一下，CP2104 USB to UART Bridge COntroller 前面有一个感叹号，就是驱动程序没有正确运行。...

2018-10-29 14:54:15 6920 6

原创 ZYNQ SOC 入门基础（三）EMIO 实验

1.1 EMIO 和MIO的对比介绍在ZYNQ SOC 入门基础（二）MIO 实验中讲解了MIO的使用，本节就来讲一下EMIO的使用。在实上一章中对ZYNQ的GPIO做了简单的介绍，ZYNQ的GPIO有(multiuse I/O)MIO和(extendable multiuse I/O) EMIO.MIO分配在Bank0和Bank1直接与PS相连，EMIO分配在Bank2和Bank3与...

2018-10-27 21:13:10 1252

原创 C语言基础语法——结构体

在C语言中，数组允许定义可存储相同数据类型的变量，结构体是C编程中另一种用户自定义的可用数据类型，它允许您存储不同的数据项。结构体用于表示一条记录，家乡您想要跟踪图书馆中书本的动态，您可能需要跟踪每本书的下列属性：Title Author Sunject Book ID定义结构定义结构必须使用struct 语句。struct语句定义了一个包含多个成员的新的数据类型，struct...

2018-10-26 21:40:08 677

原创 ZYNQ SOC 入门基础（二）MIO 实验

1.1 GPIO简介ZYNQ7000 系列芯片有54个MIO（multiuse I/O），它们分配在ＧPIO的Bank0和NBank1 隶属于PS的部分，这些IO与PS直接相连。不需要添加引脚约束，MIO信号对PL部分是透明的，不可见。所以对MIO的操作可以看是对纯PS的操作。GPIO的控制和状态寄存器的基地址为：0xE000_A000,在SDK下对软件操作底层都是对应于内存地址空间的操作...

2018-10-26 17:00:25 2577

原创 ZYNQ SOC 入门基础（一）Hello World 实验

ZYNQ是一款SOC芯片，其最突出的功能就是其内部包含了一个双核的Cortex_A9内核。从本节开始，进行ZYNQ的SOC学习。1.1 最小系统分析下面这张图展示了我们需要构建的最小系统。并且本节的嵌入式实验会基于这个最小系统进行添加外设。本实验中将只会使用到PS部分资源，包括ARM Cortex—A9、DDR3内存、一个UART串口。这就是我们的最小系统。首先我们程序会加载...

2018-10-26 11:17:25 8120 4

按键的去抖，是指按键在闭合或者松开的瞬间伴随一连串的抖动，这样的抖动将直接影响设计系统的稳定性，降低相应的灵敏度。因此，必须对抖动进行处理，及消除抖动的影响。在实际工程中有很多消抖的方案，如RS触发器消抖，电容充放电消抖，软件消抖。本章利用FPGA内部来设计消抖，即采用软件消抖。按键的机械特性，决定着按键的抖动时间，一般抖动时间在5ms~10ms。消抖，也意味着，每次在按键闭合或者松开期间，跳...

2018-10-23 15:02:54 4239

原创 FPGA 设计Verilog基础（三）

一个完整的设计，除了良好的功能描述代码，对程序的仿真验证时不可少的。学会如何去验证自己所写的程序，即如何调试自己的程序是一件非常重要的事情。而RTL逻辑设计中，学会根据硬件逻辑来写测试程序。即Testbench是尤其重要的。Verillog测试平台是一个例化的待测（MUT）模块，重要的是给他施加激励并观测器输出。逻辑模块与对应的测试平台共同组成仿真模型，应用这个模型可以测试该模块是否符合自己设计的...

2018-10-22 20:27:55 1153 1

原创 FPGA 设计 Verilog 基础(二)

1.1 状态机设计状态机是许多数字系统的核心部件，是一类重要的时序逻辑电路。通常包括三个部分：一是下一个状态的逻辑电路，二是存储状态机当前状态的时序逻辑电路，三是输出组合逻辑电路。通常，状态机的状态数量有限，成为有限状态机（FSM）。由于状态机的所有触发器的时钟由同一脉冲边沿触发，故也称之位有限状态机。根据状态机的输出信号是否与电路的输入有关分为Mealy型状态机和Moore型状态机。电路...

2018-10-22 12:00:01 490

原创 Xilinx 乘法器IP的使用

软件工具： Vivado一、配置Multipiler按照以下进行配置。重点说一下流水线级数，这里选择5，说明时钟使能后5个周期可以输出结果。二、编写代码生成的模块：COMPONENT point_mul PORT ( CLK : IN STD_LOGIC; A : IN STD_LOGIC_VECTOR(31 DOWNTO 0); B...

2018-10-10 17:17:26 21741 5

原创浮点数基础知识

浮点数由四部分组成：符号位（Sign Bit）、尾数（Mantissa）、基数（Radix）和指数（Exponent），如下图所示。本文将介绍IEEE-754所定义的二进制标准浮点数，即基数为2的情形，如下式，采用类似于图一的表示形式，这里s、m、e分别为符号位、尾数、指数的实际值，n为相应的浮点数的值。IEEE-754规定了三种浮点数格式：单精度、双精度和扩展精度。其中单精度浮点...

2018-10-10 15:29:50 5802