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FPGA学习
文章平均质量分 50
记录FPGA的学习过程。
小李干净又卫生
业精于勤荒于嬉
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vivado仿真 文件读取和写入
vivado仿真文件读取和写入原创 2022-03-24 09:58:05 · 14990 阅读 · 0 评论 -
vivado ROM IP核简单使用
vivado ROM IP核简单使用原创 2022-03-23 21:52:42 · 3524 阅读 · 1 评论 -
vivado乘法器IP核简单调用
vivado乘法器IP核简单调用原创 2022-03-23 19:42:22 · 9857 阅读 · 3 评论 -
FPGA流水线
简单了解了一下流水线的概念,以下内容都是看了一些资料自己的理解,可能有些地方是不对的,有大佬看见了还希望能指导小弟一手,万分感谢。原创 2021-12-30 11:21:03 · 2075 阅读 · 0 评论 -
HDLbits Verfication: Writing Testbenches
Verfication: Writing Testbenches原创 2021-12-01 17:45:13 · 118 阅读 · 0 评论 -
HDLbits Verification: Reading Simulations
Verification: Reading Simulations原创 2021-12-01 17:44:15 · 234 阅读 · 0 评论 -
HDLbits Circuits
Circuits原创 2021-12-01 17:42:05 · 270 阅读 · 0 评论 -
HDLbits Verilog Language
Verilog Language原创 2021-12-01 17:38:13 · 223 阅读 · 0 评论 -
HDLbits Getting Started
Getting Started原创 2021-12-01 17:31:54 · 67 阅读 · 0 评论 -
HDLBits全部解答
HDLbits全部解答。有始有终,断断续续用了一个月左右的时间才完成。希望可以坚持学习,持续进步。原创 2021-12-01 17:20:31 · 14398 阅读 · 3 评论 -
Verilog中generate for的用法
Verilog中generate用法必须用genvar来定义ibegin:后边必须加一个名字,随便起一个????一种用法:genvar i;generate for( i=1; i<=99; i=i+1) begin:add1 assign sum[i] = a[i] ^ b[i]^ cout[i-1]; assign cout[i] = a[i]&b[i] | a[i]&cout[i-1] | b[i]&cout[原创 2021-11-09 14:52:45 · 1259 阅读 · 0 评论 -
verilog向量位选择
verilog向量位选择1.常用方式x=data[3:0];这里表示data的后4位选择。在这种方式中a,b必须为常数,不能是一个变量。2.含有变量的方式data[0 +:8]和data[7:0]是等价的data[15 -:8]和data[15:8]是等价的。//在这里0和15就可以为变量,比如:integer i;always @( *) begin i = sel; out = in[(4*i)+:4];end...原创 2021-11-09 14:20:34 · 1116 阅读 · 0 评论 -
(FPGA)verilog驱动RGB接口TFT液晶屏
verilog驱动RGB接口TFT液晶屏1.驱动原理驱动TFT屏幕与驱动VGA显示器的原理很相似。行、场同步模式DE同步模式在正点原子的教程中有如下说明: 液晶屏有两种驱动模式,分别为行场驱动模式(HV MODE)和数据使能同步模式(DE MODE) HV MODE:数据使能信号(DE)必须为低电平 DE MODE:行同步和场同步信号必须为高电平但是在我实际实验的过程中,当在HV模式中,DE信号也必须正确工作,如果DE为低电平,显示的图像会错位。但是只要DE信号是正确的,行原创 2021-08-20 14:17:21 · 5215 阅读 · 10 评论 -
FPGA,verilog驱动VGA显示
verilog驱动VGA显示系统框图如下PLL分频模块此模块使用锁相环IP核自动生成,相关分辨率的像素时钟不同,需要根据实际分辨率进行频率的设置。常用VGA分辨率的时钟以及行同步和场同步如下:VGA时序图如下:VGA控制模块module clk_ctrl ( input wire vga_clk, //VGA时钟 input wire rst_n,//复位 input wire [15:0] pic_data,//原创 2021-08-17 19:41:18 · 2229 阅读 · 3 评论 -
Verilog实现串口通讯(UART)
Verilog实现串口通讯(UART)本代码参考了野火的相关教程,实现了发送和接收回环,同时可以通过串口数据控制LED灯的亮灭,在电脑发送数据时要选择HEX发送模式,发送16进制的数据进行控制。UART协议中,在空闲时为高电平。在常用的一位停止位和无校验位的设置中,起始位为低电平,紧接着是8位的数据位,最后是一位高电平的停止位。接收模块 接收模块的主要设计是将起始位下降沿的检测作为接收系统的开始信号,通过起始信号和bit位的计数信号相结合就可以得到一个贯穿整体运行过程的使能信号,通过对使能信号的判原创 2021-08-04 08:23:45 · 8133 阅读 · 10 评论