verilog向量位选择

verilog向量位选择

1.常用方式

x=data[3:0];

这里表示data的后4位选择。在这种方式中a,b必须为常数，不能是一个变量。

2.含有变量的方式

data[0 +:8]和data[7:0]是等价的
data[15 -:8]和data[15:8]是等价的。
//在这里0和15就可以为变量，比如：
integer i;
always @( *) begin
    i = sel;
    out = in[(4*i)+:4];
end