Zedboard + AD9361底层接口的分析 之三 AXI_AD9361模块的分析

这个AXI_AD9361模块跟上述分析仪的PACK和UNPACK模块相比，除了连接片内其他模块之外还连接AD9361芯片。应该说是AD9361跟内部其他模块的接口。

我们来看看都链接那些9361芯片的引脚：

 

 

上图中黄色线是链接9361模块的，我们再放大看看：

 

在模块左边的脚是输入接收AD9361芯片的输出。右边的脚是输出给AD9361芯片。

各自分析一下这些脚：

rx_clk_in_p和rx_clk_in_n 是AD9361输出给FPGA（ZYNQ）的时钟频率。用来同步rx_frame_in和rx_data。

rx_frame_in_p和rx_frame_in_n是AD9361输出给FPGA（ZYNQ）的数据有效信号，也可以认为是同步信号。

rx_data_in_p和rx_data_in_n是AD9361输出给FPGA（ZYNQ）的数据，可以配置成双边缘的，也可以配置成单边缘的。配置成双边缘时候注意布线一定严格差分和组等长。

一路txnrx输出。输出那路是对应控制ad9361的收发状态。 

一路enable输出。输出那路是对应控制ad9361的内部状态机的转换。 【考虑可能是跟txnrx配合使用的】。

至于up_txnrx和up_enable，那并没有接到ad9361芯片上，接在了ps的EMIO上。估计是可能为了实现多个AD9361数控控制的级联而预留的。