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原创 基于ZYNQ与AD9361的802.11a数据单元PPDU的OFDM发射实现
802.11a 数据单元PPDU的OFDM生成过程，包括加扰，卷积，删余，交织，映射，插导，IFFT，CP，长短训练序列等
2022-10-30 17:40:39
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原创 OFDM调制
文章目录前言一、频域采样点二、使用步骤总结前言关于ofdm一些问题的思考，记录一下，有不对的地方希望大家在评论中指出。一、频域采样点一些资料讲解OFDM原理时，一开始都直接从频域出发解释正交的意思，如下图中频域采样点（红色箭头位置）只与当前载波有关，不受其他载波影响，子载波间不需要增加保护带宽。从这个角度来开始学习OFDM，一直有个困惑的地方，图中的频域采样位置处确实是不受其他载波影响，但是在OFDM调制过程中什么时候对它采样了，也就是什么时候拿到了下图红色位置（频域采样点）处的信息，如果不能准
2021-08-20 01:26:59
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原创 MSK接收
文章目录前言一、MSK解调二、突发捕获三、抽样判决四、RS解码前言MSK解调 M序列相关 峰值检测 抽样判决 RS解码 等流程记录一、MSK解调MSK信号调制好后表达式如下所示：由于非相干解调结构简单，不需要载波同步，也不需要频偏、相偏的估计补偿，后续采用非相干解调。与I路本地载波相乘得（存在相偏）：与Q路本地载波相乘得（存在相偏）：抽取滤波，通过CIC抽取滤波器，滤除高频信号，同时对数据进行降采样：Y1和Y2构成的基带信号分别与f1和f2两个正交基函数在一个符号时间内作相
2021-07-24 23:27:41
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原创 MSK调制
文章目录一、MSK介绍二、数据比特流程2.1 产生数据2.2 RS编码2.3 m序列2.4 Ik Qk2.5 I路和Q路数据2.6 载波2.7 CIC插值滤波一、MSK介绍MSK信号是一种相位连续的FSK信号，即CPFSK信号的一种特例。它数学表达式为：当=1时，信号的频率为：当=-1时，信号的频率为：MSK信号是相位连续信号，从它的波形上看，是连续没有间断点的。在第k-1个符号与第k个符号间隔的时间点上相位关系有：k-1为偶数时，即使前后码元不同，不变MSK为一种正交调制，其信号
2021-07-07 19:22:38
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原创 正交采样（复频率域角度）
复信号频谱讨论正交采样（复采样）与信号带宽的关系，首先要确定信号带宽的概念，现在大多信号通过IQ调制发射信号所提的信号带宽即下面实信号正频率部分的带宽x(t)cos(2πfct)−y(t)sin(2πfct)x(t) \cos \left(2\pi f_{c}t\right)-y(t) \sin \left(2\pi f_{c}t\right) x(t)cos(2πfct)−y(t)sin(2πfct)根据欧拉公式，我们知道[x(t)+jy(t)]ej2πfct=[x(t)+jy(t)
2021-04-20 17:17:54
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原创 AD936x 系列快速入口
结构、辅助功能、接收链、发送链、滤波器 ： AD9361 介绍（上）增益控制、时钟和PLL、ENSM ： AD9361 介绍 (中)校准、数据接口 (CMOS) ： AD9361 介绍 (下)数据接口(LVDS)、 SPI和附加接口信号 ： AD9361 介绍 (终)MGC、Slow attack AGC、Fast attack AGC 详见 ： AD9361 补充（上）通过AD936x Evaluation Software加深对AD9361的了解 ：AD936x 配置软件介绍 上AD9
2021-04-08 10:55:44
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原创 AD9371 AGC
因为考虑快速调整增益，所以 AGC Gain Update Counter 和 PMD Measurement Duration 都配置的比较小，导致帧头信号功率 在临界边缘内，而后续信号 通过少量采样点（PMD Measurement Duration） 测量的功率 ，超出配置的界限，引发 AGC增益下降，这不是我们期望的。（一）当帧检测信号标志拉高后，控制增益，不使其再发生变化，直到这一帧采样结束。记录，后续调试合适再修改更新。
2023-11-14 22:46:33
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原创 AD9371 Crossbar 和 I、Q数据 映射JESD204B传输层
生成的基带数据传递给FPGA中的 JESD204B 传输层时，I、Q两路 谁占据组帧时 转换器M0的位置，谁占据 转换器 M1的位置 才能正确通过AD9371射频？Lane通道之间的连接关系见AD9371 官方例程之 tx_jesd 与 xcvr接口映射。
2023-11-09 19:05:45
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原创 AD9371 官方例程 NO-OS 主函数 headless 梳理（一）
官方例程主函数需要配置和初始化 AD9528、AD9371、FPGA IP，打开DDS 或者通过DMA 搬运发送和接收数据。
2023-11-04 23:55:11
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原创 AD9371 官方例程裸机SW 和 HDL配置概述（二）
SDK或者vitis 裸机程序需要配置 AD9528、AD9371、FPGA相关IP等，根据自己项目需求，可以通过和生成所需的文件来替换，FPGA中 ip核相应配置和SW中的设置也需相应修改。
2023-11-03 22:28:05
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原创 AD9371 官方例程裸机SW 和 HDL配置概述（一）
SDK或者vitis 裸机程序需要配置 AD9528、AD9371、FPGA相关IP等，根据自己项目需求，可以通过和生成所需的文件来替换。
2023-11-02 02:10:49
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原创 AD9371 官方例程HDL JESD204B相关IP端口信号
AD9371 系列快速入口AD9371+ZCU102 移植到 ZCU106 ： AD9371 官方例程构建及单音信号收发ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 与 xcvr接口映射AD9371 官方例程 时钟间的关系与生成 ： AD9371 官方例程HDL详解之JESD204B TX侧时钟生成（一）AD9371 官方例程 时钟间的关系与生成 ： AD9371 官方例程HDL详解之JESD204B TX侧时钟生成 （二）采样
2023-11-01 18:03:59
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原创 AD9371 官方例程HDL详解之JESD204B RX侧格式配置及各层主要功能
可知 AD9371 官方 demo 2T2R 中对于RX, M=4, L=2, IQ 采样率= LINK rate ，JESD204B 应用层 如何 接收传输层数据？在物理层GTH收发器 配置为32bit模式，链路层每个LINK CLK 需要给物理层每个 LANE 32bit数据，对于RX和RX_OS 都是各自分配2个 lane ，即各自 64bit 数据每个 LANE需要 32bit数据，下述约束必须满足L×32M×NP×SPCL×32M×NP×SPCSPC。
2023-10-29 20:53:47
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原创 AD9371 官方例程HDL详解之JESD204B RX侧时钟生成
RX侧 RXUSRCLK、 RXUSRCLK2、25 MHz clock 和TX基本相同。
2023-10-27 22:26:07
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原创 AD9371 官方例程HDL详解之JESD204B TX侧时钟生成 （三）
结合之前两讲内容，梳理 AD9371官方 demo 时钟，理解采样率和各个时钟之间的关系。
2023-10-23 20:40:02
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原创 AD9371 官方例程HDL详解之JESD204B TX侧时钟生成 （二）
接AD9371 官方例程HDL详解之JESD204B TX_CLK生成 （一）
2023-10-23 00:59:40
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原创 AD9371 官方例程HDL详解之JESD204B TX侧时钟生成 （一）
AD9371 官方例程HDL 中 TX 侧各个时钟的产生，与采样率之间的关系。
2023-10-22 23:12:30
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原创 AD9371 官方例程之 tx_jesd 与 xcvr接口映射
axi_ad9371_tx_jesd --> util_ad9371_xcvr接口映射。
2023-10-21 17:40:20
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原创 AD9371 官方例程构建及单音信号收发
项目构建基本流程和AD9361差不多，由于官方使用的ZCU102，记录下移植遇到的一些问题最终接收到正确的正弦波Errors: 0Errors: 0Errors: 0Errors: 0AD9361。
2023-10-20 18:54:09
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原创 ZCU106+ADRV9371+CPRO33-30.72+6 dB 衰减
目前ADRV9371-W/PCBZ使用的VCXO是122.88Mhz，为提供高质量输出时钟，AD9528需要在REFA提供 30.72 或者 61.44 MHZ等参考信号，使PLL1输出稳定的122.88MHZ信号。，XCZU7EV 器件配备四核 ARM® Cortex™-A53 应用处理器、双核 Cortex-R5 实时处理器、Mali™-400 MP2 图形处理单元、支持。ADRV9371-W/PCBZ频率：300MHz – 6GHz，配有用于AD9371的高效率电源解决方案和时钟解决方案（
2023-10-20 16:59:45
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原创 ZCU106 Board Interface Test (BIT)
收到了xilinx官方ZCU106，进行Board Interface Test遇到的问题。
2023-06-20 16:15:19
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原创 AD9361 官方例程详解（二）
AD936x 系列快速入口AD9361 官方例程文章目录一、主函数1.1 指令和数据缓存1.2 初始化二、ad9361_init2.1 ad9361_init函数直接配置的参数2.2 ad9361_reset 、读取设备ID并初始化系统时钟2.21 ad9361_reset2.22 读取设备ID并初始化系统时钟2.23 axiadc_init2.24 ad9361_setup和axiadc_post_setup三、dac_init四、adc_capture五、Xil_DCacheInvalidateR.
2021-05-30 23:29:23
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原创 AD9361 补充（下）
文章目录八、Control Output九、EXTERNAL LNA八、Control OutputAD9361在8个专用引脚上提供实时状态信息。校准运行时间和接收信号路径中过载检测器的状态等信息只是众多可用选项中的几个。 control outputs通过ad9361 _ ctrl _ outs _ setup函数配置。如上图所示，control output信号映射为一个表。Control Output Pointer选择要发送到输出引脚的行(地址)。 Control Output Enab.
2021-05-23 18:04:06
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原创 AD9361 官方例程
文章目录一、官方资料1.1 介绍1.2 下载 和 使用1.3 相关资料二、步骤2.1 在Vivado中构建HDL2.2 在SDK中构建No- OS总结一、官方资料1.1 介绍 HDL参考设计介绍：AD9361 HDL Reference Designs 无操作系统介绍：AD9361 No-OS Software1.2 下载 和 使用HDL下载：Download HDL在Vivado中构建HDL：Building HDLNo-OS下载：Download No-OS1.3 相关资料AD
2021-05-07 23:41:57
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原创 复信号频谱
回顾一下：对于实数信号，其频谱有共轭对称性，正负频率实部为偶函数，虚部为奇函数，所以它们可以相互决定对方，正频率和负频率所承载的信息是一样的。频谱搬移后，其双边频谱承载相同的信息，浪费频谱资源。对于基带信号，我们可以采用复信号来提高频谱利用率。复信号可以具有任意频谱结构，复信号谱不是对称的，频率为+fo 和-fo 含义不同，正负号表示圆周运动的方向，正为逆时针，负为顺时针。复频率域典型实信号与复信号频谱如图1所示：根据欧拉公式得cos(2πf0t)=ej2πf0t2+e−j2πf0t2和sin
2021-04-19 23:29:57
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原创 AD936x 配置软件介绍 中(AD936x Evaluation Software)
接收、发送、滤波器 AD9361 介绍（上）增益控制、时钟和PLL、ENSM AD9361 介绍 (中)校准、数据接口 (CMOS) AD9361 介绍 (下)数据接口(LVDS) SPI和附加接口信号在AD9361 介绍 (终)文章接AD936x 配置软件介绍 上文章目录二、使用介绍2.7 数据接口详细设置2.7.1 LVDS Setting2.7.2 General Setting2.7.3 Tx/Rx DATA Setting2.7.4 Rx Frame Setting2.7.5 De
2021-04-04 16:49:27
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原创 AD936x 配置软件介绍 上(AD936x Evaluation Software)
接收、发送、滤波器 AD9361 介绍（上）增益控制、时钟和PLL、ENSM AD9361 介绍 (中)校准、数据接口 (CMOS) AD9361 介绍 (下)数据接口(LVDS) SPI和附加接口信号在AD9361 介绍 (终)文章目录参考资料一、整体介绍1.1 Setup1.1.1 Project Wizard1.1.2 Load/Save Project1.1.3 Individual Wizard1.1.4 Create Init Script1.2 Receive1.3 Transmi
2021-04-02 16:51:25
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原创 AD9361 介绍 (终)
接收、发送、滤波器 AD9361 介绍（上）增益控制、时钟和PLL、ENSM AD9361 介绍 (中)校准、数据接口 (CMOS) AD9361 介绍 (下)文章目录十一、数据接口 LVDS11.1 数据路径和时钟信号 LVDS模式11.2 最大时钟速率和信号带宽 LVDS11.3 双端口全双工模式(LVDS)11.4 数据路径时序参数(LVDS)十二、SPI 和 附加接口信号12.1 SPI12.1.1 SPI_ENB12.1.2 SPI_CLK12.1.3 SPI_DI, SPI_DO
2021-03-30 17:16:44
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原创 AD9361 介绍 (下)
文章目录九、校准9.1 BBPLL VCO calibration9.2 RF synthesizer charge pump calibration9.3 RF synthesizer vco calibration9.4 baseband Rx analog filter calibration9.5 baseband Tx analog filter calibration9.6 Tx secondary filter9.7 Rx TIA calibration9.8 Rx ADC setup9
2021-03-24 23:28:31
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原创 AD9361 介绍 (中)
文章目录六、 增益控制6.1 增益表6.11 Full table6.12 Split table6.2 增益控制模式6.21 MGC6.22 Slow attack AGC6.23 Fast attack AGC6.3 增益阈值检测6.31 LMT overload detector6.32 ADC overload detector6.33 LOW power threshold七、 时钟和PLL7.1 DCXO7.2 RF PLL7.3 BB PLL八、Enable state machine8.
2021-03-19 21:29:39
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原创 AD9361 介绍 (上)
AD9361 学习总结 （一）结构介绍 上文章目录AD9361 学习总结 （一）结构介绍 上学习资料一、结构二、介绍1.辅助功能1.1 AuxDAC（auxiliary DAC）1.2 AuxADC（auxiliary ADC）1.3 内部温度传感器1.4 GPO2.接收链3.传输链4.滤波器4.1 接收链路滤波器4.11 Rx TIA LPF4.12 Rx BB LPF4.13 Rx HB3/DEC34.14 Rx HB24.15 Rx HB14.16 Rx FIR4.2 发送链路滤波器4.21 Tx
2021-03-16 23:02:51
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原创 zynq zc706 adv7511 ADI官方例程 hdmi 图片显示 + tpg7.0 color bar 构建流程及遇到的问题
一、官方介绍adv7511参考设计vivado 为2016.4 相对应 官方 HDL 与 no-OS Software 链接如下2017_r1 ZC706 HDL Reference Design for Vivado2017_r1 no-OS SoftwareBuilding HDL 可使用Cygwin自动make构建项目所需库，然后构建项目使用Cygwin make项目可参考裸机工程搭建之后参照adv7511参考设计中Software Setup for Vivado 部分添加 i
2020-11-12 23:35:26
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