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知识梳理
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iMengLC
单片机工作了7年,FPGA工作了4年,深度学习工作了3年。
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6.1.1、模块定义module,endmodule,include,library
注:参考https://www.xilinx.com/support/documentation/sw_manuals/xilinx11/ite_r_verilog_reserved_words.htm1、module/endmodule module,顾名思义是模块的意思,在verilogHDL中,module声明是唯一的设计单元。她描述了在同样的设计环境下,连接到其他设计单...原创 2018-08-27 19:21:52 · 3719 阅读 · 0 评论 -
6.1.2、 数据类型reg,wire,parameter,localparam,integer,real,time,unsigned,signed
注:参考https://www.xilinx.com/support/documentation/sw_manuals/xilinx11/ite_r_verilog_reserved_words.htm1、reg/interger/real/time/realtime registers是一个抽象的数据存储单元,过程中的赋值语句充当一个触发器,该触发器更改数据存储元素中的值。...原创 2018-08-27 19:42:34 · 1696 阅读 · 0 评论