正点原子领航者7020
核桃_warrior
FPGA,VERILOG,C,C51
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ZYNQ_project:HDMI
它能够同时传输视频和音频,简化了设备的接口和连线;同时提供了更高的数据传输带宽, 可以传输无压缩的数字音频及高分辨率视频信号。版本于 2013 年推出的, 2.0 理论传输速度能达到 18Gbit/s,实际传输速度能达到 14.4Gbit/s;而 2017 年发布的 HDMI 2.1 标准的理论带宽可达 48Gbps,实际速度也能达到 42.6Gbit/s。(与上一个vga显示相比,多了编码模块,串行转并行模块,单端信号转差分信号模块。用的是官方给的编码模块,与原语(就相当于开源的简单IP核心)。原创 2023-11-27 18:27:19 · 674 阅读 · 0 评论 -
ZYNQ_project:lcd_pic_400x400
在lcd液晶屏上显示400x400像素的图片,像素信息通过电脑的串口调试助手,发送给fpga,存储在例化的双端口ram中,在要显示图像区域,读取ram中的像素信息。原创 2023-11-21 13:34:01 · 715 阅读 · 0 评论 -
ZYNQ_project:LCD
【代码】【无标题】原创 2023-11-18 22:08:26 · 852 阅读 · 0 评论 -
ZYNQ_project:uart(odd,even)
在发送数据时将并行数据转换成串行数据来传输,在接收数据时将接收到的串行数据转换成并行数据。异步通信:没有时钟端口,发送方和接收方使用各自的时钟控制数据的收发过程。):即通用异步收发器,是一种通用串行数据总线,用于异步通信。半双工通信:数据可以沿两个方向传输,但需要分时进行。全双工通信:数据可以同时进行双向传输。单工通信:数据只能沿一个方向传输。同步通信:带时钟端口的数据传输。原创 2023-11-17 20:40:05 · 632 阅读 · 0 评论 -
ZYNQ_project:test_fifo_255X8
首先,这个vivado的fifo和quartus有很大不同。用BRAM来实现异步fifo。vivado的fifo有复位,在时钟信号稳定后,复位至少三个时钟周期(读写端口的慢时钟),复位完成后30个时钟周期后再进行写操作(慢时钟)。有两个模式:标准模式和预读模式。标准模式,读出的数据会比读使能延后一个时钟周期,fifo的深度也会比配置的少一个。预读模式,读出的数据会与读使能同步,深度会比配置的多一个。犯下的错误:顶层模块,fifo的复位接到了系统复位上。原创 2023-11-16 19:13:48 · 497 阅读 · 0 评论 -
ZYNQ_project:ram_dual_port
伪双端口ram:写端口:clk_w,en_A,we_A,addr_A,din_A;读端口:clk_r,en_B,addr_B;dout_B.设计读写模块,写入256个数据,再读出256个数据。输入时钟100Mhz,输出时钟50Mhz。多bit数据,高速时钟域到低速时钟域处理。原创 2023-11-12 23:43:59 · 484 阅读 · 0 评论 -
ZYNQ_project:IP_ram_pll_test
例化MMCM ip核,产生100Mhz,100Mhz并相位偏移180,50Mhz,25Mhz的时钟信号。例化单口ram,并编写读写控制器,实现32个数据的写入与读出。原创 2023-11-11 21:16:08 · 1426 阅读 · 0 评论 -
ZYNQ_project:key_breath
因为在组合逻辑中,用了非阻塞赋值的方式赋值信号。组合逻辑自己给自己赋值会产生组合回环,输出不稳定。原创 2023-11-09 17:25:48 · 940 阅读 · 0 评论 -
ZYNQ_project:key_beep
通过按键控制蜂鸣器工作。原创 2023-11-08 19:01:43 · 701 阅读 · 0 评论 -
ZYNQ_project:led
本次实验完成:led流水间隔0.5s闪烁间隔0.25s。原创 2023-11-06 17:15:42 · 340 阅读 · 0 评论