Xilinx VU13P MIPI CSI RX 调试

使用自家的CSI Tx 对接 FPGA的 CSI Rx测试。

前后调试了一个多月，记录遇到的一些踩坑环节。

1.遇到了LP mode 从 11 切换到01时，DPHY P路的电压从1.2v下降到0.6v，

没有下降到0v左右。

这个主要是FPGA的管角电压没有选对，对于VU13P系列，需要将FPGA的管脚

电压选择为DSI(1.2V), 如果选择lvds 就会出现上述问题。

2.FPGA数据通路问题。

由于我们不做数据处理，Tx发送过来的数据 MIPI Rx SS接收后，存到哪儿呢？在开启Video Format Bridge后, VFB会将指定位宽的数据进行打包，最终还是需要存储到ram中。我们使用VDMA 将数据搬移到DDR3中。使用AXI4-Stream Subset Converter将VDMA接口和VFB接口连接起来。

3.video_aclk问题

参考MIPI RX SS 文档，这里遇到一个问题，就是我按照公式计算出来的最低video_aclk的频率是112.5MHz，我系统中配置了125MHz, 在发送长包时会 Rx接收数据会丢数。一开始我们以为时Tx端 CSI timing协议没有满足要求，后来发现还是video_aclk的时钟给低了，调整到150MHz后，问题解决。