FPGA 驱动舵机

牵扯到两个知识点。
IO 口的驱动力；
PWM知识 ；

板子上 的rst 默认时为高电平 ，只有 按下 后 才为 低电平 。
现在那个 UART 模块 测试 没问题 。
那个 LCD 模块 测试也没问题 ，
有问题的 是 那个 rst_gen 与 clk 产生 模块 。
感觉又是一个坑人 的 家伙

移植了 4个小时 后终于成功
器件:
EE-A7
编译环境：Xilink Vivaado 2015.4

源码 稍后再放上去

mil 密尔 毫英寸 0.0254mm
英寸 2.54cm

看了那个板子的构图，我发现真得接个电阻，但是它好像 也没对pwm管脚升压啊，能不能成功呢？我表示很忐忑。今晚跳舞回来调试一下吧

测试成功！！关键点不是电阻，而是共地！！