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原创 ASIC开发流程
1.Design Specification The design flow begins with a written specification for the design. The specification document can be a very elaborate statement of functionality, timing ,silicon area,power consumption ,testability,fault coverage,and other criteria
2010-08-31 23:15:00 1377
原创 设计可综合状态机指导原则
1。因为大多数FPGA内部的触发器数目相当多,又加上杜热码状态机的译码逻辑最为简单,所以在设计FPGA实现的状态机时,往往采用独热码状态机。2。建议用case,casex,casez语句来建立状态机的模型,因为这些语句清新明了,可以方便地从当前分支转向下一个状态并设置输出。 不要忘记写上case语句的最后一个分支default,并将状态变量设为'bx,这就等于告诉综合器:case语句已经指定了所有的状态。这样综合器就可以删除不需要的译码电路,使生成的电路简洁,并与设计要求一致。3。如果要为电平敏感的锁存
2010-08-06 20:57:00 785
原创 杂谈Verilog
组合电路可以用assign连续赋值语句和过程性语句建模。而时序电路只可以用过程性语句建模。 Verilog 语法需要一个包含全部是沿敏感的事件,或者全部是电平敏感的事件,但不能是两者混合的敏感列表 //书本315页图8-3 。。。。。。。 摩尔型的。。。。。。。。 modu
2010-08-01 22:57:00 915
高质量程序设计 高质量程序设计
2010-04-21
空空如也
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