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RSS订阅翻译 UVM---开篇
工作之余，发现一本不错的介绍UVM的书，翻译一下，来一下提高自己；UVM-Universal Verification Methodogy，规定了详细的验证策略，目的是提高验证效率和验证的充分。其中，UVM重要的原则之一是开发了可重用的验证组件，也叫做UVCs--UVM Verification Comonents。UVM不仅能够验证small design，还能验证large-gate-co
2013-12-13 21:30:49
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转载 IC设计中的功耗分析的流程
首先声明本文所讲的范围，在这篇文章中，是采用synopsys的设计流程，对数字电路进行功耗分析，生成功耗分析报告的流程。分析的对象是逻辑综合之后布局布线之前的功耗分析，以及布局布线之后的功耗分析。 Synopsys做功耗分析使用到的工具是：Primetime PX, PrimeRail。PTPX可以在逻辑综合之后就进行功耗预估。PrimeTimePX是集成在PrimeTime里面的工具，虽然
2012-10-11 17:05:28
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原创 Tell me your three weakness? -- 英语口语面试题，呵呵
"Tell me your three weaknesses" is one of the toughest, if not THE toughest, common interview questions.It's tough, because you are in an interview, you really don't want to advertise your main we
2012-09-27 15:42:30
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原创 使用正则表达式处理文件
1.使用s///进行替换$_ =“He’s out bowling with Barney tonight.”;s/Barney/Fred/; #Barney 被Fred 替换掉print “$_\n”如果没有匹配上，则什么也不会发生，此变量也不会有任何更改：#接上例：现在$_ 为“He’s out bowling with Fred tonight.”s/Wilma/Betty
2012-09-22 13:17:47
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原创 正则表达式的应用
1.使用m//匹配我们曾经将模式放在一对正斜线（//）里面，如/fred/。这是m//（模式匹配）的一种简写。同qw//操作一样，可以使用任何成对的分隔符。因此，可以使用m(fred), m, m{fred}, m[fred]，或者m,fred,, m!fred!, m^fred^，其它非成对的分隔符也可以◆。如果使用正斜线（/）作为分隔符，则可以省略掉前面的m。由于Perler
2012-09-21 22:57:15
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原创 正则表达式
1.什么是正则表达式？正则表达式，在Perl中通常被称为模式(pattern)：某个模板是否匹配某个字符串◆。由于存在无限的字符串，某个给定的模式将这些字符串分成两类：一类是能匹配的，一类是不能匹配的。这里没有，或者，大概，几乎那样的匹配：要么匹配，要么不匹配。要匹配某个模式（正则表达式）和$_的关系，可以将模式放在正斜线(//)之间，如下：$_ =“yabba dabba d
2012-09-21 16:49:14
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原创 哈希
1.什么是哈希？哈希是一种数据结构，和数组类似，可以将值存放到其中，或者从中取回值。但是，和数组不同的是，其索引不是数字，而是名字。也就是说，索引（这里，我们将它叫key）不是数字而是任意的唯一的字符串. 2.哈希元素的存取要访问hash元素，可以使用下面的语法：$hash{$some_key}这和访问数组元素的方法有些类似，这里下标(key)上使用的是花括号({
2012-09-21 15:32:33
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原创 perl输入输出
1.从标准输入设备输入为行输入操作，但其实际上是对一个文件句柄(filehandle)的行输入操作(有$line = ; #读入下一行；chomp($line); #去掉结尾的换行符chomp($line=) #同上，更常用的方法由于，行输入操作在到达文件的结尾时将返回undef，这对于从循环退出时非常方便的：while (defined($line = )) {pri
2012-09-21 13:54:32
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原创 perl子程序
1.定义一个子程序要定义自己的子程序，使用关键字sub,子程序的名字（无&这个符号），组成子程序的缩进的代码块(花括号中)，如：sub marine {$n + = 1; #全局变量$nprint“Hello, sailor number $n!\n”;}子程序的定义是全局的；没有某些强大的技巧，Perl中没有私有子程序(private subroutines)◆。如果
2012-09-21 10:33:37
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原创 perl列表和数组
1.数组元素引用如果下标超出了数组的范围，则其值为undef。这和通常的变量情况是一样的，如果没有值存放在变量中，则其为undef。$blank = $fred [142_857] #此数组元素未存放值，得到undef$blanc = $mel; #$mel未存放值（未初始化），得到undef 特殊的数组索引如果将一个元素存储在数组最后元素的后面的位置，数组会自动增长的。P
2012-09-20 17:14:58
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原创 perl的点点滴滴
看到某公司笔试题上有个perl的编程的，就索性花两三天时间来学学perl，，知道这两三天不够的，先应付考试吧，呵呵。。。 1.Perl一般被称为“实用报表提取语言”（PracticalExtraction and Report Language），虽然有时被称做“病态折中垃圾列表器”(Pathologically Eclectic Rubbish Lister)。它是术语，而不仅仅是简
2012-09-20 16:13:08
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转载 芯片面积估算
If giving total standard cell gate count, all memory macro list including memory type, bit width and depth, all other macro with real size, and IO type and total number. How do you estimate the die si
2012-09-15 19:43:16
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转载 海思半导体关于ICC做MCMM的一篇文章
IC Complier 在低功耗高性能设计中的应用肖琼 郭军 李剑海思半导体有限公司摘要手持电子设备对功耗和性能的要求越来越高，低功耗、多种工作模式共存等特性构成了集成电路设计新的聚焦点。这些需求增加了芯片在物理实现阶段的收敛时间和设计难度，也给后端工程师和EDA工具提出了新的难题。本文将简单介绍一个90nm工艺的后端设计。在物理实现上，我们利用了IC Comp
2012-09-12 10:55:56
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转载 ICC小Tips集锦
1. CTS wire怎么单独设置层数： set_net_routing_constraints -min_layer -max_layer2. 在ICC中，用MCMM进行时序分析，但是，ICC_ug中说，ICC在MCMM时 不支持时序库中的k-factor，因此，我现在有点疑惑，假如我设置如 下命令，其中，std_max.db和std_min.db中只有
2012-09-12 10:54:41
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转载 IR-drop Antenna 与EM的基本知识
IR压降（IR-Drop） IR压降是指出现在集成电路中电源和地网络上电压下降或升高的一种现象。随着半导体工艺的演进金属互连线的宽度越来越窄，导致它的电阻值上升，所以在整个芯片范围内将存在一定的IR压降。IR压降的大小决定于从电源PAD到所计算的逻辑门单元之间的等效电阻的大小SoC设计中的每一个逻辑门单元的电流都会对设计中的其它逻辑门单元造成不同程度的IR压降。如果连接到金属连线上的逻
2012-09-12 10:52:01
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转载 天线效应的原理及消除【转帖】
IC芯片中金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会放电。 IC现代工艺中经常使用的一种方法是离子刻蚀（plasma etching），这种方法就是将物质高度电离并保持一定的能量，然后将这种物质刻蚀在晶圆上，从而形成某一层。理论上，打入晶圆的离子总的对外电性应
2012-09-12 10:50:01
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原创 时序电路
1.最大延时约束如果组合逻辑的延时太大，那么接收元件因没有充分的建立时间而将采样错误的数值，这称为建立时间失效（setup time failure）或最大延时失效（max-delay failure）。它可以通过重新设计逻辑使逻辑速度加快或通过加长时钟周期来解决。2.最小延时约束如果寄存器的保持时间很大而污染延时很小，那么数据有可能错误地在同一时钟沿连续传播通过前后两个时序元
2012-09-10 11:01:18
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转载 边沿检测（转）
脉冲边沿检测 在很多时候都要对输入脉冲进行边沿检测，如PS/2时序，ps2_data数据在ps2_clk时钟下降沿接收。 边沿检测Verilog程序代码： 布线布局后仿真波形如下图： 可以注意到其中的移位寄存器用了非阻塞赋值(
2012-09-07 18:26:57
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转载 分频电路（转）
各种分频电路偶数分频： 偶数分频电路比较简单，需要使用计数器即可实现50%占空比的分频电路。 下面是一个N分频的偶数分频电路Verilog代码：module N_bit_even_divider ( input i_clk, input rst_n, output reg o_clk); parameter N
2012-09-07 18:25:05
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转载 Verilog的数据类型
1 整数、实数和时间寄存器类型整数是一种通用的寄存器数据类型，用于对数量进行操作，使用integer进行声明。integer counter; //一般用途的变量用作计数器initial counter = -1; //把-1存储到寄存器中实数：实常量和实数寄存器数据类型使用关键字real来声明，可以用十进制或科学计数法来
2012-09-07 18:22:58
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转载 伟大公司为什么需要技术型领导？
Facebook前工程总监黄易山撰写了一系列文章，很好地总结了Facebook卓越研发文化中的宝贵经验。本文是这一系列文章的第五篇，也是最后一篇。何谓技术型领导所有从外部聘用的管理人员包括技术部门负责人，都必须能够编写代码，并且要达到炉火纯青的地步。如果是一家技术公司，CEO也应如此。现在有个误区就是认为编程不是高管或者经理的必备能力，仿佛只是一种花哨的打字形式。但其他专业化行业都不这
2012-09-07 18:21:10
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转载 牛人为什么牛？
今天看到以下文字。描述程序员牛人——————————————————————————————————————2000年，有幸目睹了一位当时国内最牛程序员的一次编程作业，从此彻底颠覆了我的想法。先说说牛人的业绩，一个工作日，基本没加班，完成一个复杂 C/S软件的服务器端，用统计小工具数数代码，三万多行。这个软件经过简单的测试，第二天就上线实际运行了，每天数千人访问，没出过大问题。再说开发过程
2012-09-07 18:20:11
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转载 高并发高流量网站架构
Web2.0的兴起，掀起了互联网新一轮的网络创业大潮。以用户为导向的新网站建设概念，细分了网站功能和用户群，不仅成功的造就了一大批新生的网站，也极大的方便了上网的人们。但Web2.0以用户为导向的理念，使得新生的网站有了新的特点——高并发，高流量，数据量大，逻辑复杂等，对网站建设也提出了新的要求。 本文围绕高并发高流量的网站架构设计问题，主要研究讨论了以下内容： 首先在整个
2012-09-07 18:18:23
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转载 从程序员到技术总监，分享10年开发经验
在中国有很多人都认为IT行为是吃青春饭的，如果过了30岁就很难有机会再发展下去！其实现实并不是这样子的，在下从事.NET及JAVA方面的开发的也有10年的时间了，在这里在下想凭借自己的亲身经历，与大家一起探讨一下。 明确入行的目的 很多人干IT这一行都冲着“收入高”这一点的，因为只要学会一点HTML, DIV+CSS，要做一个页面开发人员并不是一件难事，而且做一个页面开发人员更容易找到
2012-09-07 18:16:45
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原创 集成电路的鲁棒性
1.扰动三个来源：（1）工艺扰动（2）电源电压（3）工作温度这三个扰动又称为PVT。你的目标是必须设计一个电路使它在这三个参数的所有的极端情况下都能可靠工作。电源电压除随时间变化外还在整个芯片上变化。随温度上升，漏极电流下降。工艺扰动：对于器件，最主要的扰动是沟道长度L和阈值电压Vt。沟道长度扰动是由光刻邻近效应、光学偏差及等离子刻蚀影响引起的。阈值电压
2012-09-07 17:20:24
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原创 互连线
1.导线的几何尺寸宽度和间距的和称为导线的节距（pitch）--（w+s）。厚度与宽度的比t/w称为高宽比（aspect ratio）。65nm工艺一般有8~10层金属层。顶层金属通常用于分布电源和时钟，因为它具有最低的电阻。2.互连线建模L模型是较差的选择，因为它需要大量的小段才能得到精确的结果。π模型要好得多，三段就足以给出精确到3%的结果。T模
2012-09-07 15:00:23
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原创 功耗
1.功耗来源CMOS电路中的功耗来自两个部分：a：动态功耗：（1）当门翻转时充电放电负载电容（2）当PMOS管和NMOS管的串并联结构都部分导通时的“短路”电流。b：静态功耗：（1）流过截至晶体管的亚阈值泄漏电流（subthreshold leakage）。（2）流过栅介质的泄漏电流（gate leakage）。（3）源/漏扩散区的P-N结泄漏电流（junction
2012-09-06 14:57:38
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原创 关于延时小结
1.一些时间的定义传播时间和污染时间也称为最大延时和最小延时。对一个节点充电或放电的门称为驱动器，而被驱动的门和导线称为负载（load）。传播延时通常是我们最关心的数值，它常常被简称为延时（delay）。2.RC延迟模型a：等效电阻b：RC模型3.Elmore延时
2012-09-05 18:52:07
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原创 天线效应
概念：当用等离子刻蚀方法制作与晶体管栅极相连的金属线时，有可能使金属线充电至一个足以使薄栅氧击穿的高电压。这称为等离子引起栅氧破坏，或简称为天线效应。危害：他会增大泄漏，改变阈值电压并降低晶体管的预期寿命。由于较长的导线会积累更多的电荷，因而有可能破坏栅极。天线效应规则：天线规则规定了当没有源或漏可以作为放电元件时能够连致栅极的金属线的最大面积。较大尺寸的栅极可以承受较多的
2012-09-05 10:20:24
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原创 MOS晶体管原理
1.长沟道晶体管I-V特性NMOS和PMOS管中电子和空穴迁移率之比通常为2~3。2.简化的MOS电容模型a：MOS管的栅极是个良好的电容，必须要有这个电容来吸引电荷使沟道反型，因此为得到大的Ids需要有大的栅电容Cg。Cg为一个顶部为栅，底部为沟道的的平行板电容。又因为当晶体管导通时，沟道从源开始延伸，因此我们常常把栅电容近似成它的一端处在源极上而称为Cgs。b：
2012-09-04 16:36:10
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原创 关于数字版图
1.版图的面积通常由金属导线决定，晶体管只不过是填充在导线下面的“小配角”。2.假如导线宽度为4λ，与他相离的导线间距也是4λ，那么布线通道的pitch就是8λ，足够可以在这个picth中放置一个晶体管。因此，通过统计金属布线通道的数目并将它乘以8λ，来预估一个单元的高度和宽度是很合理的。3.电源线和地线常称为电源轨线。多晶硅线垂直走线形成晶体管的栅。单元内部的金属导线将各个晶体管合适
2012-09-03 15:31:53
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原创 门控时钟检查
A clock gating check occurs when a gating signal can control the path of a clock signal at a logic cell. An example is shown in Figure 10-10. The pin of the logic cell connected to the clock is called
2012-09-01 17:42:08
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原创 静态时序分析时可能遇到的问题及原因
1.大的延迟和大的转换时间当发现slack为负时，要检查线网上有没有很大的延迟和很大转换时间，如果有那么可能是以下原因引起的：a：高扇出b：long nets：长连线--需要插入buffer来解决较长的连线c：low strength cells：cells which may not have been replaced because these are labeled as
2012-09-01 15:41:28
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转载 综合DC/RC--要点
综合的注意事项Q1.1 需要fix hold吗？不需要，hold交由后端去做就好了。所以综合时，不需要读入min.lib，不用设wc_bc等复杂的选项Q1.2 综合出来的网表如何验证？如RTL做形式验证gate-sim （网表仿真）。不要用延迟。不需要从DC输出SDF，因为那个根本不准，而且它也无法保证没有hold违反 Q1.3 如何让DC自动插入clock
2012-08-31 15:57:28
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转载 时序约束，STA
(1) clockQ1.1什么是同步时钟？时钟频率是整倍数，并且相互之间的相位是固定而且相差可预知的，才可以称得上是同步时钟。其他的都算异步时钟。比如，5M，10M是同步2M，3M一般算异步一个时钟，输出到另一个芯片中，转一圈后，以同样的频率返回到自己的芯片，因为无法确定时钟在另一个芯片里面的latency，所以输出的时钟与输入的时钟算异步一个时钟进到2个PLL，就算那
2012-08-31 15:55:53
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原创 数字后端面试问题
1.1 EETOP版主面试问题001）Why power stripes routed in the top metal layers?为什么电源走线选用最上面的金属层？因为顶层金属通常比较厚，可以通过较大的电流1.高层更适合globalrouting.低层使用率比较高，用来做power的话会占用一些有用的资源，比如std cell 通常是m1 Pin 。2. EM能力
2012-08-31 15:51:59
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原创 不同时钟域的时序问题
1.慢时钟域到快时钟域检查建立时间和保持时间的检查：Here are the clock definitions for our example.create_clock -name CLKM \-period 20 -waveform {0 10} [get_ports CLKM]create_clock -name CLKP \-period 5 -waveform
2012-08-31 14:36:24
11964
原创 timing verification----recovery timing check
A recovery timing check ensures that there is a minimum amount of time between the asynchronous signal becoming inactive and the next active clock edge. In other words, this check ensures that after
2012-08-31 10:17:02
2905
高质量程序设计 高质量程序设计
2010-04-21
空空如也
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