verilog
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MmikerR
这个作者很懒,什么都没留下…
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Xilinx FPGA RAM存储资源verilog可综合描述方法
在FPGA设计中经常要使用片内RAM资源来缓存数据。对于Xilinx FPGA器件,片内存储资源分为块存储Block RAM和分布式存储Distributed RAM。Block RAM为硬核,不会占用触发器FF和查找表LUT这类逻辑资源。而Distributed RAM是通过LUT和FF搭建而成,会占用逻辑资源。因此,在进行程序设计时会优先考虑使用Block RAM资源。原创 2023-08-23 16:19:24 · 2272 阅读 · 0 评论 -
如何在AXI和AXI4-Stream的Master和Slave间插入一级pipeline
之前在FPGA中做AXI4和AXI4-Stream接口控制逻辑时遇到过一个问题,如何在Master和Slave接口之间插入一级pipeline register。刚开始接触时认为这个问题很简单,结果搞了几天都没写出功能完全正确的代码。设计的难点主要在于Master和Slave之间的ready和valid两个握手信号的处理。因为在传输过程中valid和ready都有随时拉高和拉低的可能。在拉高或者拉低时,如何正确处理正在传输的数据以及其他控制信号是设计的关键。 Xilinx提...原创 2020-06-04 17:03:02 · 4497 阅读 · 2 评论 -
verilog有符号数使用方法简介
verilog有符号运算简介原创 2020-05-31 16:06:51 · 21571 阅读 · 3 评论
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