verilog学习一

一

1.verilog是硬件描述语言，归根结底是一种语言。类比C语言，C语言是用来写程序，描述一个算法。而verilog是硬件描述语言，即用它写的代码描述了一个电路系统结构（门级互联的结构模块），这个电路系统实现了一定的电路功能（功能行为模块）。

2.用verilog硬件描述语言所建立的电路系统模型由若干个模块（子模块）组成。类比C语言中子程序。

3.verilog模块可以有几种不同表达方式：

（1）仅仅描述逻辑功能，不关心内部具体结构；

（2）描述逻辑表达式；

（3）描述电路结构（具体的与或非门电路），与具体的逻辑元件对应。

4.综合：上述由方式（1）通过方式（2）自动转换为方式（3）。

而方式（3）的描述与具体的元件相对应，因此容易转变成具体的电路布线结构。

5.实例化（实例引用）：调用（原语）库中定义好的元件或模块。类比C语言中调用库函数。

6.系统设计人员只需要关注逻辑功能，不需要关注具体元件细节，因为通过综合可以转换，进而提高设计效率。

7.关于仿真和测试：有待理解。

二

1． 模块的结构：

module 模块名（口1，口2，口3,……）；   /*端口定义*/<