【IC萌新虚拟项目】PPU模块寄存器描述

已于 2023-07-27 11:43:26 修改
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分类专栏： ICer萌新入职虚拟项目 尼德兰的喵全内容专栏 文章标签： verilog 芯片 systemverilog UVM
于 2023-05-20 11:12:14 首次发布
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本文链接：https://blog.csdn.net/moon9999/article/details/130778710
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本文详细解析了IC设计中PPU模块的寄存器配置，通过Verilog语言描述寄存器布局，深入探讨了系统级验证方法，如SystemVerilog和UVM的应用，旨在帮助新手理解芯片设计中的寄存器工作原理。
摘要由CSDN通过智能技术生成
地址 寄存器名 域名 位宽 属性 默认值 描述
0x4000 PORT_SEL port_sel 0:0 R/W 0x0
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上一篇文章中千辛万苦的把验证环境搭了起来，然后寄存器访问直接就挂了，之后这一周就慢慢的调bug终于完成了sanity通包。
【IC萌新虚拟项目】Package Process Unit项目全流程目录
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cpu_if模块主要是寄存器单元以及寄存器访问通路的处理，可以看下整体结构图：对cpu寄存器访问接口进行同步时序和读写响应；根据属性维护寄存器并输出正确值；根据内部电路反馈更新寄存器状态；因此下面就根据这几个功能点简述一下模块设计思路。
【IC萌新虚拟项目】验证环境结构与验证方案文档
moon9999的博客
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在上一步中我们清理了rtl的lint error，从这个时间点后虚拟项目需要分两个路线：设计路线和验证路线。那么我们优先进行验证路线的文档与代码开发（因为工作量比较大），之后再回过头进行设计路线的开发。与之前一样，本文档仍以提供思路为主，不作为正式交付的验证方案文档。
【IC前端虚拟项目】用例的完善与补充
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当然只不过是参考，个人不建议在寄存器测试这个环节投入太多的经历，也没有必要非在环境中讲寄存器模型以seq方式呈现，只要用起来方便就是最合适的。如果之后在实际的项目中寄存器模型时通过seq的方式集成到环境中的（比如我现在负责的项目，验证环境就是如此），那么转换过来也是没有什么难度的，这点大可放心。此外，在组织更多随机用例的过程中可以练习多种不同约束的transaction以不同的比例关系通过同一个seq/sqr uvm_do的操作。好了，具体的用例大家可以参考我的代码，尽量以自己的思路来进行扩充。
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