所用Linux系统为openSUSE64位,软件为VCS2012
在Linux下对verilogHDL进行功能仿真时非常必要的,下面提供两种常见方式。
1.脚本方式
1)建立工作文件夹pre_sim,并将tb文件和所有.v文件复制进入此文件夹
mkdir pre_sim
2)修改testbench文件
为输出波形文件,在testbench文件中加入如下语句
initial begin
$dumpfile("counter.vcd"); //待输出的波形文件名,可更改
$dumpvars(0,u0); //u0为testbench中实例化的顶层文件名称,注意根据实际情况修改该名字
end
initial #1000 $finish; //仿真电路的时间
保存文件
本次所用文件如下
testbench.v(实际文件名为tb_gao.v)