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实验所用板子为altera经典的DE2板子，FPGA为Cyclone II:EP2C35F672C6，quartus版本为13.0

SignalTap II内置逻辑分析仪是quartus ii开发过程中必要的工具，用于抓取工程运行中实际产生的信号。这与modelsim不同，modelsim属于功能验证，是“理论上”的波形，而signaltap ii抓取的真实的波形（当然也不能保证全对！），是随着码流烧录进FPGA然后综合处一块区域为逻辑分析仪。1.建立工程并编译。首先当然已经完成工程了，需要对波形进行抓取检测。

开发板型号：DE-2FPGA型号：EP2C35F672C6N软件型号：Quartus II 13.0电源：输出DC（直流）9V 1.3A下载线：USB-方口下载线准备接好电源线数据线，并等待数据驱动安装，若安装不成功则手动安装；手动安装驱动：控制面板---硬件和声音---设备管理器---通用串行总线控制器，注意有叹号或者×号的总线选项，右键---更新驱动程序软件---浏

实验所用板子为altera DE2板子，FPGA为Cyclone II:EP2C35F672C6，quartus版本为13.0

1.新建工程：打开Quartus II 13.0，点击File->New Project Wizard，点击Next后可以看到如图2所示的对话框，选择工程路径给工程命名（注意：工程名必须和顶层模块名一致，否则编译会报错）。这里我们将工程名命名为lights。2.选择器件：这里我们选择Cyclone II里头的EP2C35F672C6这个芯片。直接点击finish。至此我们完成了qu

实验所用板子为altera DE2板子，FPGA为Cyclone II:EP2C35F672C6，quartus版本为13.0实验目的在DE2板子的7-segment display数字显示屏HEX0上每秒加一显示数字0-9。KEY[0]为复位信号，按下时为0。实验代码/*HEX0[0] = 1'b0; //enable |||||[0]||||[5] [1]

在研究固定系数乘法器的查超标法，需要用到ROM存储器，因此探究了下初步使用。器件：altera Cyclone III1.建立工程与主文件2.建立ROM的初始化文件由于ROM不可写入，因此其数据的存储需要一个初始化文件，里面预写入ROM中的存储数据。在File->New...里选择Hex文件或MIF文件都可以，用MIF文件更加容易借助其他工具如MATLAB等进行修改与生

chipscope是ISE的内置逻辑分析仪，用来分析FPGA的信号。

vivado版本为2016.4，开发板为zynq，FPGA为xc7z010clg400-2

timer是软核里的计时器。1.添加nios ii系统加入nios ii processor, ram, jtag, timer,，注意连线。图例中pio,spi都不用添加。2.实例化qsysmodule work( CLOCK_50 ,KEY );input CLOCK_50;input [3:0] KEY;wire clk, rst;assign cl

最近开始鼓捣AC620这个板子，上来第一步就是要把引脚分配整理下，因为本身附带的文档并没有引脚分配文档。开发板：AC620芯片：Cyclone IV E EP4CE10F17C8软件：quartus ii一般来说对于芯片的引脚分配，最稳妥的方式就是在pin planner中手动设置，当然用脚本文件也是可以的，一般的板子会提供一个.csv来提供所有的引脚分配。不过这个板子没有所以只...

所用板子为altera DE2板子，FPGA为Cyclone II:EP2C35F672C6，quartus版本为13.01.LCD规格与接口DE2板子上的LCD为16*2，是最简单的LCD显示屏。数据储存器地址为第一行00H~0fH，第二行40H~4fH。但是需要注意的是，在需要向数据存贮器赋值时，需要赋值为80H~8fH和c0H~cfH，因为只有第一位置1数据存贮器地址地址输入才为

实验所用板子为altera DE2板子，FPGA为Cyclone II:EP2C35F672C6，quartus版本为13.01.实验设计向512K SRAM中读写数据，用SW[0]为读写判定信号，SW[0] = 1（推上） -> read, 0（推下） -> write时钟分频：50MHz ->1Hz数据显示：读取的数据显示在7段线数字屏上2.SRAMSRAM读写信号（对

最可恨的是这个参数值他会跟着你的鼠标走，你想把鼠标移开看看看这个例化值到底是多大吧，这个数他跟着你的鼠标飞，就很气。盆友，你们在使用Verdi的时候，有没有遇到过鼠标遮挡着了parameter数值的场景？顺便，下面这个Active Annotation也可以点上，完后信号的值就显示出来了。

保证VCS与Verdi已经正确安装之后开始仿真，使用代码与之前一致。对testbench进行增改，在其中加入如下语句：initial begin $fsdbDumpfile("counter.fsdb"); $fsdbDumpvars(0,u0);end含义为产生Verdi所需的fsdb文件，对tb中的所有层的信号均抓取。保存testbench。右键打

所用Linux系统为openSUSE64位，软件为VCS2012

primetime是进行静态时序分析（STA）的工具，根据设计者给出的时序约束来对电路进行分析观察设计是否满足时序要求。

ctrl + c进入ucli%ucil%fsdbDumpflush 即可dump当前时间点的波形当然了，前提你是带着波形跑的。

这样的一道题：请编写一个信号发生器模块，根据波形选择信号wave_choise发出相应的波形：wave_choice=0时，发出方波信号；wave_choice=1时，发出锯齿波信号；wave_choice=2时，发出三角波信号。因为题目本身描述的并不清楚，行为上也不太明确因此做的意义不是太大，唯一有用的点就是：对数值信号的模拟波形展开需要知道如何做；第一种方式：Waveform - Analog wareform第二种方式：Analog - Convert to analog而以第

前言我一直有个梦想，就是学习下verdi的tcl工具编写和npi函数，但是有一说一确实对我来说这个学习过程确实太难了。于是就想着通过verdi内置的工具来学习下，不过五分钟热度就过去了。但是呢还是可以把里面这些工具简单总结下，万一能从里面发现惊喜呢。getConstAssign经典驼峰命名法，右键可以看到原码：真希望我也可以写出这么漂亮的tcl工具来。这个工具本身就很简单啦， 用来获取指定层级及以下各层级的赋常值的信号，当然了这个没有那么智能，一些分支条件中的赋常值也会被cover进来，

前言vcs仿真时可以通过-xprop=tmerge/xmerge来扩散X态传播，借此来发现一些问题。对于这个选项，synopsys给出的解释是：“Verilog 和 VHDL 常用于数字设计建模。设计人员使用 RTL 构造描述硬件行为。然而，某些 RTL 仿真语义不足以准确地为硬件行为建模。因此，相比实际硬件行为，仿真结果要么太过乐观，要么太过悲观。因为这些语义限制，Verilog 和 VHDL RTL 仿真器会忽略掉控制信号上的X不定态，在输出上会分配一个固定的数值。这样造成的结果就是，由于缺

Design Compiler的作用是将RTL级代码转化为门级网表，为后续的时序分析和后仿做准备

ISE版本14.4，modelsim版本为se-64 10.2c