【前端验证】通关寄存器与ral_model —— 25种常用寄存器类型全览

最新推荐文章于 2023-08-03 17:29:20 发布
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分类专栏： 芯片前端设计 文章标签： 嵌入式硬件 verilog 芯片 systemverilog fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/moon9999/article/details/131146296
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寄存器的属性分类

本文档对于寄存器的属性以synopsys相关文档以及ral_model生成模型时的识别方式为基准。通常讲可以归纳为以下三个方面：读写属性read-write access、写后值modified write value、读后操作read action。注意，这里指的都是软件的操作，对于硬件侧而言，寄存器无法感知到读行为，对于写行为一般允许通过hw_wen和hw_wdata进行操作。

通过这三方面的属性，可以精准的描述一个寄存器的行为，比如：

在这里插入图片描述
在寄存器的xml描述中，采用如下的方式表示一个field的这三方面属性：

    <spirit:access>read-write</spirit:access>
    <spirit:modifiedWriteValue>oneToSet</spirit:modifiedWriteValue>
    <spirit:readAction>clear</spirit:readAction>

需要注意的是，access是必须要进行描述的，而modifiedWriteValue和readAction则不强制。modifiedWriteValue的缺省属性为总线数据写入，readAction的缺省属性为不改变寄存器值。

因此接下来先看一下这三个方面的属性都有哪些描述符。

Read-write Access

读写属性标记个某个寄存器（在此不区分寄存器reg和域field)是否可以被软件访问。

AccessReadWrite
read-write返回寄存器值参见Modified Write Value
read-only返回寄存器值总线返回error
write-only总线返回error，总线读取值不可预期参见 Modified Write Value
read-writeOnce返回寄存器值复位后只可写一次，写操作参见 Modified Write Value，后续写操作无效
writeOnce总线返回error，总线读取值不可预期复位后只可写一次，写操作参见 Modified Write Value，后续写操作无效

Modified Write Value

写后操作标记了某个寄存器在软件写操后数值的变化。

modifiedWriteValue对应bit写0对应bit写1
NA（缺省）清0置1
oneToClear无影响清0
oneToSet无影响置1
oneToToggle无影响翻转
zeroToClear清0无影响
zeroToSet置1无影响
zeroToToggle翻转无影响
clear清0清0
set置1置1

Read Action

读后行为标记了某个寄存器在软件读操后数值的变化。

readAction读
NA（缺省）无影响
clear清0
set置1

寄存器类型与RAL支持情况

结合以上三方面属性以及相关文档和ral_model的实际情况，可以得到下面的25种寄存器行为汇总和ral_model支持情况表格。

属性行为accessmodifiedWriteValuereadActionral是否支持
rw软件可读可写read-writeNANA√
ro软件可读，写返回总线报错read-onlyNANA√
wo软件可写，读数据报错write-onlyNANA√
w1仅复位后可写一次，读数据报错read-writeOnceNANA
w1c写1清0，软件可读read-writeoneToClearNA√
rc软件读清零，写报错read-onlyNAclear√
rs软件读置1，写报错read-onlyNAset√
wrc软件可读写，读清零read-writeNAclear√
wrs软件可读写，读置1read-writeNAset√
wc软件可读写，写清零read-writeclearNA√
ws软件可读写，写置1read-writesetNA√
wsrc写置1，读清0read-writesetclear
wcrs写清0，读置1read-writeclearset
w1s写1置1，写0不变，软件可读read-writeoneToSetNA√
w1t写1翻转，写0不变，软件可读read-writeoneToToggleNA√
w0c写0清0，写1不变，软件可读read-writezeroToClearNA
w0s写0置1，写1不变，软件可读read-writezeroToSetNA
w0t写0翻转，软件可读read-writezeroToToggleNA
w1src写1置1，写0不变，读清0read-writeoneToSetclear
w1crs写1清0，写0不变，读置1read-writeoneToClearset
w0src写0置1，写1不变，读清0read-writezeroToSetclear
w0crs写0清0，写1不变，读置1read-writezeroToClearset
woc写清0，读错误write-onlyclearNA
wos写置1，读错误write-onlysetNA
wo1写置1，仅复位后第一次写有效，读错误writeOnceNANA

关键寄存器类型RTL实现

基于以上所有内容，对关键寄存器进行RTL实现。先确定一下寄存器的接口，个人是倾向于能够把寄存器的接口尽量的统一的，如有特殊情况再进行修改，因此规划的接口如下：

module reg_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input          st_wen,
    input          st_ren,
    input [WD -1:0]st_wdata,

    input          hw_wen,
    input [WD -1:0]hw_wdata,

    output[WD -1:0]rdata
);

endmodule

st代表软件操作，hw代表硬件操作。当然了软件操作更常见的信号是sel/en加wen的表示，不过我自己更喜欢wen和ren的方式所以就选了这样的接口规划。

而后需要说明的是，对于软件不可写或软件不可读的寄存器，个人倾向于在寄存器的上层进行控制。若一个寄存器不可写，那么st_wen不应该被上层调度模块拉起，且上层调度模块需要返回一个error状态给到总线。若一个寄存器不可读，那么st_ren同样不应该被拉起，且上层调度模块不应驱动总线上的读数据（使其保持旧值或高阻）同时返回error状态。基于这种思路，那么rw和wo就可以共用代码了，因为软件读的行为由上层处理。

RW/WO

//both for rw/wo
module reg_rw_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input          st_wen,
    input          st_ren,
    input [WD -1:0]st_wdata,

    input          hw_wen,
    input [WD -1:0]hw_wdata,

    output[WD -1:0]rdata
);
reg [WD -1:0]data_ff;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        data_ff <= RST;
    else if(st_wen)
        data_ff <= st_wdata;
    else if(hw_wen)
        data_ff <= hw_wdata;
end

assign rdata = data_ff;

endmodule

RO

只读型寄存器是唯一没有寄存器实体的，直接将内部寄存器的值拉出来即可。

module reg_ro_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input [WD -1:0]hw_wdata,
    output[WD -1:0]rdata
);

assign rdata = hw_wdata;

endmodule

W1

module reg_w1_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input          st_wen,
    input          st_ren,
    input [WD -1:0]st_wdata,

    output[WD -1:0]rdata
);
reg [WD -1:0]data_ff;
reg lock_en;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        data_ff <= RST;
    else if(!lock_en && st_wen)
        data_ff <= st_wdata;
end

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        lock_en <= 1'b0;
    else if(st_wen)
        lock_en <= 1'b1;
end

assign rdata = data_ff;

endmodule

W1C

module reg_w1c_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input          st_wen,
    input          st_ren,
    input [WD -1:0]st_wdata,

    input          hw_wen,
    input [WD -1:0]hw_wdata,

    output[WD -1:0]rdata
);
reg [WD -1:0]data_ff;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        data_ff <= RST;
    else if(hw_wen)
        data_ff <= hw_wdata;
    else if(st_wen)
        data_ff <= (~st_wdata & data_ff);
end

assign rdata = data_ff;

endmodule

RC

注意，读清寄存器软件读后必须清零，而不是清为复位值。

module reg_rc_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input          st_wen,
    input          st_ren,
    input [WD -1:0]st_wdata,

    input          hw_wen,
    input [WD -1:0]hw_wdata,

    output[WD -1:0]rdata
);
reg [WD -1:0]data_ff;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        data_ff <= RST;
    else if(hw_wen)
        data_ff <= hw_wdata;
    else if(st_ren)
        data_ff <= {WD{1'b0}};
end

assign rdata = data_ff;

endmodule

RS

module reg_rs_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input          st_wen,
    input          st_ren,
    input [WD -1:0]st_wdata,

    input          hw_wen,
    input [WD -1:0]hw_wdata,

    output[WD -1:0]rdata
);
reg [WD -1:0]data_ff;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        data_ff <= RST;
    else if(hw_wen)
        data_ff <= hw_wdata;
    else if(st_ren)
        data_ff <= {WD{1'b1}};
end

assign rdata = data_ff;

endmodule

WRC

module reg_wrc_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input          st_wen,
    input          st_ren,
    input [WD -1:0]st_wdata,

    input          hw_wen,
    input [WD -1:0]hw_wdata,

    output[WD -1:0]rdata
);
reg [WD -1:0]data_ff;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        data_ff <= RST;
    else if(hw_wen)
        data_ff <= hw_wdata;
    else if(st_wen)
        data_ff <= st_wdata;
    else if(st_ren)
        data_ff <=  {WD{1'b0}};
end

assign rdata = data_ff;

endmodule

WRS

module reg_wrs_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input          st_wen,
    input          st_ren,
    input [WD -1:0]st_wdata,

    input          hw_wen,
    input [WD -1:0]hw_wdata,

    output[WD -1:0]rdata
);
reg [WD -1:0]data_ff;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        data_ff <= RST;
    else if(hw_wen)
        data_ff <= hw_wdata;
    else if(st_wen)
        data_ff <= st_wdata;
    else if(st_ren)
        data_ff <= {WD{1'b1}};
end

assign rdata = data_ff;

endmodule

WC

module reg_wc_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input          st_wen,
    input          st_ren,
    input [WD -1:0]st_wdata,

    input          hw_wen,
    input [WD -1:0]hw_wdata,

    output[WD -1:0]rdata
);
reg [WD -1:0]data_ff;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        data_ff <= RST;
    else if(hw_wen)
        data_ff <= hw_wdata;
    else if(st_wen)
        data_ff <= {WD{1'b0}};
end

assign rdata = data_ff;

endmodule

WS

module reg_wc_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input          st_wen,
    input          st_ren,
    input [WD -1:0]st_wdata,

    input          hw_wen,
    input [WD -1:0]hw_wdata,

    output[WD -1:0]rdata
);
reg [WD -1:0]data_ff;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        data_ff <= RST;
    else if(hw_wen)
        data_ff <= hw_wdata;
    else if(st_wen)
        data_ff <= {WD{1'b1}};
end

assign rdata = data_ff;

endmodule

WSRC

module reg_wsrc_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input          st_wen,
    input          st_ren,
    input [WD -1:0]st_wdata,

    input          hw_wen,
    input [WD -1:0]hw_wdata,

    output[WD -1:0]rdata
);
reg [WD -1:0]data_ff;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        data_ff <= RST;
    else if(hw_wen)
        data_ff <= hw_wdata;
    else if(st_wen)
        data_ff <= {WD{1'b1}};
    else if(st_ren)
        data_ff <= {WD{1'b0}};
end

assign rdata = data_ff;

endmodule

WCRS

module reg_wcrs_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input          st_wen,
    input          st_ren,
    input [WD -1:0]st_wdata,

    input          hw_wen,
    input [WD -1:0]hw_wdata,

    output[WD -1:0]rdata
);
reg [WD -1:0]data_ff;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        data_ff <= RST;
    else if(hw_wen)
        data_ff <= hw_wdata;
    else if(st_wen)
        data_ff <= {WD{1'b0}};
    else if(st_ren)
        data_ff <= {WD{1'b1}};
end

assign rdata = data_ff;

endmodule

W1S

module reg_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input          st_wen,
    input          st_ren,
    input [WD -1:0]st_wdata,

    input          hw_wen,
    input [WD -1:0]hw_wdata,

    output[WD -1:0]rdata
);
reg [WD -1:0]data_ff;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        data_ff <= RST;
    else if(hw_wen)
        data_ff <= hw_wdata;
    else if(st_wen)
        data_ff <= data_ff | st_wdata;
end

assign rdata = data_ff;

endmodule

W1T

软件写1翻转，实际对应的就是原有值与写入值的亦或。

module reg_w1t_field #(
    parameter WD  = 32,
    parameter RST = {WD{1'b0}})
(
    input          clk,
    input          rst_n,

    input          st_wen,
    input          st_ren,
    input [WD -1:0]st_wdata,

    input          hw_wen,
    input [WD -1:0]hw_wdata,

    output[WD -1:0]rdata
);
reg [WD -1:0]data_ff;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        data_ff <= RST;
    else if(hw_wen)
        data_ff <= hw_wdata;
    else if(st_wen)
        data_ff <= st_wdata ^ data_ff;
end

assign rdata = data_ff;

endmodule

其他ral_model不支持的类型我就没有都写完了，仅供参考吧。

尼德兰的喵
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moon9999的博客
07-12 6万+
1.偶分频模块设计 偶分频意思是时钟模块设计最为简单。首先得到分频系数M和计数器值N。 M = 时钟输入频率 / 时钟输出频率 N = M / 2 如输入时钟为50M，输出时钟为25M，则M=2，N=1。偶分频则意味着M为偶数。 以M=4，N=2为例，我们希望得到的输出时钟时序如下： 因此只需要将counter以clk_in为时钟驱动计数，当counter = (N-1)时
uvm中debug_ral_model
05-30
而 debug_ral_model 则是一种用于在调试时查看和修改 RAL 模型中寄存器值的方法。它可以在 UVM RAL 模型中实现，以便在仿真运行过程中通过调用一些特殊的函数来读取或修改寄存器的值。 通常，在 UVM RAL 模型中，...

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