fpga学习
陌上花开zhang
这个作者很懒,什么都没留下…
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Verilog十大基本功1(流水线设计Pipeline Design)
//转载地址:http://blog.csdn.net/times_poem/article/details/52033535 流水线设计 前言: 本文从四部分对流水线设计进行分析,具体如下: 第一部分什么是流水线 第二部分什么时候用流水线设计 第三部分使用流水线的优缺点 第四部分流水线加法器举例 第一 什么是流水线 流水线设计就是将组合逻辑系统地分割,并在各原创 2017-08-30 16:03:20 · 7829 阅读 · 2 评论 -
FPGA异步时钟同步化
什么是CEO,就是首席执行官,是在一个企业中负责日常经营管理的最高级管理人员,又称作行政总裁,或最高执行长或大班。 那么,在FPGA系统,需不需要一个最高级别的执行官,来管理所有进程呢?为了系统的有序性,不至于凌乱、崩溃,答案必然是肯定的。 谁都知道,FPGA内部时序逻辑的工作,是通过时钟的配合来完成任务的。那么当系统中有异步时钟的时候,怎么办?每一个系统必须有一个最高级别的时原创 2017-09-01 16:12:53 · 6867 阅读 · 0 评论 -
fpga-静态时序分析
原文:http://blog.csdn.net/verylogic/article/details/14261989?reload 任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式,老实说很晦涩,而且总能看到不同的版本,内容又不那么一致,为了彻底解决这个问题,我研究了一天,终于找到了一种很简单的解读办法,可以看透它的本质,而且不需要再记复杂的公式了。原创 2017-09-02 09:43:37 · 503 阅读 · 1 评论