Verilog十大基本功1（流水线设计Pipeline Design）

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流水线设计

前言：

本文从四部分对流水线设计进行分析，具体如下：
第一部分什么是流水线
第二部分什么时候用流水线设计
第三部分使用流水线的优缺点
第四部分流水线加法器举例

第一 什么是流水线

流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。
目的是将一个大操作分解成若干的小操作，每一步小操作的时间较小，所以能提高频率，各小操作能并行
执行，所以能提高数据吞吐率（提高处理速度）。

第二 什么时候用流水线设计

使用流水线一般是时序比较紧张，对电路工作频率较高的时候。典型情况如下：
1）功能模块之间的流水线，用乒乓 buffer 来交互数据。代价是增加了 memory 的数量，但是和获得的巨大性能提升相
比，可以忽略不计。
2） I/O 瓶颈，比如某个运算需要输入 8 个数据，而 memroy 只能同时提供 2 个数据，如果通过适当划分运算步骤，使用
流水线反而会减少面积。
3）片内 sram 的读操作，因为 sram 的读操作本身就是两极流水线，除非下一步操作依赖读结果，否则使用流水线是自
然而然的事情。