FPGA异步时钟同步化

什么是CEO，就是首席执行官，是在一个企业中负责日常经营管理的最高级管理人员，又称作行政总裁，或最高执行长或大班。

　　那么，在FPGA系统，需不需要一个最高级别的执行官，来管理所有进程呢?为了系统的有序性，不至于凌乱、崩溃，答案必然是肯定的。

　　谁都知道，FPGA内部时序逻辑的工作，是通过时钟的配合来完成任务的。那么当系统中有异步时钟的时候，怎么办?每一个系统必须有一个最高级别的时钟，执行力最强;同时它担任着管理异步时钟的任务，其它异步时钟想让手下执行任务，必须告诉执行官，然后执行官去分配任务。所以，一切行动，都必须通过首席执行官的允许，才能进行;不然，没门。首席执行官具有最高支配权。它们之间的关系如下图所示：

　　因此，对于工程中出现的异步时钟，与最高时钟是对立关系，但这个CEO的地位决定了只有他说了算，不然就会“叛乱”，因此要把那些异步时钟统一管理，这就是所谓的“对立统一”。

　　二、异步时钟同步化

　　1. 异步时钟种类

　　异步时钟有很种类，如下是几种项目中常常出现的情况

　　(1)系统异步复位信号

　　(2)由其它处理器输入的时钟

　　(3)内部组合逻辑产生的时钟

　　当然也并非所有异步时钟都要同步化，必须高速ADC，DAC芯片往往有个时钟输入端，这时保证该芯片与该部分逻辑电路同步，可以专门供给一个晶振，来达到更好的效果;同时也不是最高时钟以外的时钟都要同步化，由PLL产生的不同的时钟，本身就是同步的，可以不处理。

　　当然在可靠性要求不高的时候，异步复位这些信号也可以不处理，只是，养成良好的习惯，永远不会错。

　　2. 异步时钟解决方案

　　对于时钟的同步，采用的方法都差不多。Bingo在特权的《深入浅出玩转FPGA》中得到启发，相应的简单的描述一下几种关于异步复位信号的同步化。

　　(1)异步复位信号的同步化

　　此部分其实很简单，应用了上述边沿检测的部分思维，用最高时钟打慢几拍，便实现了与最高时钟的同步。此处不再用Block来累赘的描述，verilog设计代码如下所示：

　　/*****************************************************

　　* Module Name : synchronism_design.v

　　* Engineer : Crazy Bingo

　　* Target Device : EP2C8Q208C8

　　* Tool versions : Quartus II 11.0

　　* Create Date : 2011-6-25

　　* Revision : v1.0

　　* Description :

　　*****************************************************/

　　module synchronism_design

　　(

　　input clk,

　　input rst_n,

　　output sys_rst_n

　　);

　　//------------------------------------------

　　//rst_n synchronism, is controlled by the input clk

　　reg rst_nr1, rst_nr2;