EDA技术在数字电路设计中的应用

2006-05-11 22:30:30

EDA技术在数字电路设计中的应用

E．1数字系统的层次化结构设计

前面介绍的组合逻辑电路和时序逻辑电路的设计都是属于功能部件的设计。功能部件设计是建立在真值表，特性表，状态转换图或工作时序图的基础上，在输入变量较少的情况，因描述逻辑函数关系的各种表格和图表较简单，设计电路分析建模的工作也较简单，按照前面介绍的方法就可以完成电路的设计工作。

但在大型数字系统的设计中，因输入变量，输出变量和状态变量的数目可能相当大，设计电路分析建模的工作将非常复杂，所以，前面介绍的设计方法在进行数字系统的设计时不适用，进行数字系统的设计需要引入层次化结构设计的思想。

层次化结构设计的思想是将设计的目标层层分解，对分解后的各层次电路分别进行设计，最后，再根据分解的规则将各层次电路综合起来组成数字系统。各层次模块组成系统的连接示意图如图E-1所示。因图E-1所示的系统结构连接示意图与树的形状相类似，所以，具有这种结构的系统称为树形结构系统。

对于树型结构系统存在着“自顶向下（Top-down）”设计和“自底向上（Bottom-up）”设计两种不同的设计思想。

自顶向下的设计强调性能上的最优，而自底向上设计强调的是设计上的经济性。实际的设计过程往往是这两种设计方法的综合，但在使用大规模集成电路，特别是使用可编程逻辑器件进行设计时，自顶向下的设计会有更多的优点。

随着电子设计自动化水平的提高，在进行复杂数字系统设计时， 使用EDA仿真工具可以使整个设计过程变得简捷和方便，特别是对各层次电路工作时序图的分析更为快捷和准确，为设计更大规模的数字系统提供了直观准确的实验数据。

下面以2位十进制频率计的设计为例，介绍层次化设计思想在EDA环境下的体现，所采用的EDA工具软件的平台是Max+PlusII。

E．2 2位十进制数字频率计的层次结构框图

根据2位十进制数字频率计的逻辑功能可知，2位十进制数字频率计应由十进制计数器电路和测频时序控制电路和频率计顶蹭电路三部分组成，2位十进制数字频率计的层次化结构示意图如图E-2所示。

利用EDA技术进行2位十进制数字频率计设计的步骤是：先分别设计底层的计数器电路模块和测频时序控制电路模块，再在频率计顶层电路中调入事先设计好的两个底层电路模块。

E．2．1 设计有时钟使能的两位十进制计数器

数字频率计的核心元件之一是含时钟使能和进位扩展输出的十进制计数器。根据时序逻辑电路的设计方法可知，利用两片十进制计数器74160按图E-3（a）所示的连接方法即可组

成有时钟使能的两位十进制计数器。根据图 E-3 （ a ）可将带时钟使能的 2 位十进制计数器表示成如图 E-3 （ b ）所示的模块。

模块中各输入输出信号的含义分别为：EN为计数使能信号，当EN为“1”时允许计数器计数；EN为“0”时禁止计数器计数；CLK为计数器的CP信号，在频率计电路中，该端口的输入信号就是待测频率的信号；CLR为计数器的清零信号；输出为两个4位总线的输出信号Q₇-Q₄和Q₃-Q₀；COUT为扩展输出的进位信号。

由集成电路手册可知，2位十进制计数器的功能除了用两片74160搭建外，采用双十进制计数器74390和附加的门电路来搭建也可以，采用74390在Max+PlusII软件上搭建的2位十进制计数器电路的连接图如图E-4所示。

图E-4中的74390连接成两个独立的十进制计数器，待测频率信号CLK通过一个与门输入74390计数器1的时钟输入端1CLKA，与门的另一端由计数器使能信号EN控制；当EN为“1”时允许计数；当EN为“0”时禁止计数。计数器1的4位输出Q[3]、Q[2]、Q[1]和Q[0]并成总线表达方式即Q[3..0]，由output端口向外输出。第二个计数器输出是Q[7]、Q[6]、Q[5]和Q[4]，总线输出信号为Q[7..4]。

因74390内部含有两片74290电路，74290为2-5-10进制的计数器，要将74290芯片连接成十进制的计数器，计数器的Q[0]和Q[4]输出端信号应分别与1CLKB和2CLKB输入端相连接。因74390芯片没有进位输出信号的引脚，用4输入的与门来搭建进位输出信号，当Q[3..0]计数到9时，4输入的与门输出为“1”，产生进位输出信号。进位输出信号一方面送到6输入的与门电路作为其中的一个输入信号，另一方面送到74390的2CLKA时钟信号输入端，作为十位数计数器的CP信号，从而实现2位十进制计数的功能。