锁相环（PLL）基本原理

nanxiqingyu

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分类专栏：硬件学习笔记文章标签：射频工程

于 2024-07-09 22:28:22 首次发布

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一、PLL基本结构

锁相环是一种反馈系统，其中电压控制振荡器(VCO)和相位比较器相互连接，使得振荡器可以相对于参考信号维持恒定的相位角度。锁相环可用来从固定的低频信号生成稳定的输出高频信号。

图1：锁相环(PLL)基本模型

当系统使用PLL来生成高于输入的频率时，VCO会以角频率ωO振荡，该信号的一部分通过分频器以1/N的比率回馈到误差检波器，经过分频的频率馈入误差检波器其中一个输入端，另一个输入端馈入固定参考信号，误差检波器比较两个输入端的信号，当这两个信号输入的相位和频率相等时，误差为常数，环路处于“锁定” 状态。

1、鉴频鉴相器（PFD）

该类器件基本上都由两个D型触发器组成。一路Q输出使能正电流源，另一路Q输出则使能负电流源。

当系统失锁且+IN处的频率远高于–IN处的频率时，如下图所示，UP输出多数时间处于高电平状态。+IN上的第一个上升沿会发送输出高电平，且持续到–IN上的第一个上升沿。在实际的系统中，这意味着输出及VCO的输入会被进一步拉高，进而造成–IN处的频率增加。如果+IN处的频率远低于–IN处的，则会出现相反效果：OUT处的输出多数时间处于低电平状况，在负方向上驱动VCO，并再次使得 –IN处的频率更加接近+IN处的频率，从而达到锁定条件。

间隙/死区效应

间隙效应是指在PLL的鉴相器中，当输入信号频率非常低或相位变化非常小，以至于无法触发鉴相器输出变化的情况。

下图为接近锁频的情况，由于+IN领先于–IN，因此输出为一系列正电流脉冲驱动VCO，使得–IN信号变得与+IN信号相位对齐。若此时U3和U1及U2的CLR输入端之间没有任何延迟元件，那么输出可能会进入高阻抗模式，从而不会生成正/负电流脉冲，VCO会发生漂移，直到造成显著的相位误差并再次开始生成正/负电流脉冲。这种循环会持续相当长的一段时间，其影响是电荷泵的输出会被某个信号(PFD输入基准频率的次谐波)调制，由于这可能是一种低频信号，无法通过环路滤波器进行衰减，从而会导致VCO输出频谱中出现非常明显的杂散。

解决方案：在U3的输出端和U1、U2的CLR输入端之间添加延迟元件，可以确保不会发生这种情况。添加延迟元件后，即使+IN和–IN相位完全对齐时，电荷泵输出端仍会生成电流脉冲，如下图所示。该延迟的持续时间等于在U3输出处插入的延迟，称为反冲防回差脉冲宽度。

2、环路滤波器（LOOP FILTER）

环路滤波器是一个呈低通特性的滤波器,可以有效地抑制鉴相器带来的带外噪声和杂散分量，为压控振荡器(VCO)提供更纯净的调谐电压(将PLL的输出电流变为电压)，提高系统整体的稳定性。常用的环路滤波器有三种：RC积分滤波器、无源比例积分滤波器、有源比例积分滤波器。调谐电压>5v，选择有源滤波；调谐电压<5V，选无源滤波。

无源比例积分滤波器

优点：结构简单而且所占用空间小，相对而言成本较低，相位噪声更优；缺点：对于调谐电压较高的电路，无源环路无法提供增益。导致设计过程中会出现系统无法锁定的情况，此时需要通过有源环路来实现增益补偿，达到我们的设计要求。

滤波器阶数增加，滤波器的过渡带将变窄，对应频谱图中的谱线将会更加陡峭，滤波器的性能也更加接近理想滤波器，但增加阶数可能会引起系统的不稳定。所以在设计时一般采用三阶或四阶环路滤波器进行设计，不能无限制增加阶数。三阶环路滤波器电路图如下：

图二阶（三阶环路）滤波器

有源比例积分滤波器

电荷泵电流流经R1时也会产生噪声，因此设计过程中R1尽量取较小值，可以适当减少运算放大器的影响。所以设计有源环路滤波器的时需采用低噪声的有源运放。

优点：滤波的同时能放大信号的功率；缺点：相对而言体积更大，成本更高，将引入的噪声更多，系统的输出端相位噪声恶化。

环路设计指标

两个指标：环路带宽和相位裕度。相位裕度保证系统处于稳定状态，环路带宽设计可以确保系统的相位噪声较低，杂散抑制较好。截止频率 $\sqrt{\frac{1}{RC}}$ ，每10倍频衰减-20dBc，截至频率处的相位为45°，截止频率的环路增益为-3dB。

环路带宽越大，锁相环的锁定时间越短，但是杂散抑制性能会变差；相位裕度越小，锁定时间越短，但是会引起系统的不稳定。环路带宽对于锁相环相位噪声的影响则比较复杂，需根据环路中各器件的相位噪声贡献折中选取一个合适的环路带宽。一般来说，环路带宽不得大于参考信号频率的1/10，相位裕度设置为45°左右（30°~60°）系统比较稳定。为了确保环路稳定，设计中通常要求相位余量在45° - 60°之间。

详细讲述PLL滤波器的文章：一文搞懂三阶/四阶/运算放大器滤波器PLL这些概念！_相位

3、预分频器

预分频器

在传统的整数N分频频率合成器中，输出频率的分辨率由施加于鉴相器的基准频率决定，然而获取稳定的频率源并不容易，因此可以采用基于晶振的良好高频源并对其进行分频。（DDS作为鉴相器的参考输入可以提高合成频率的分辨率）

除简单的N计数器（A）之外，还有可具有“双模”的“预分频器”（B），需要超高频输出时使用基本N分频结构来反馈至鉴相器。

eg：假设需要一个间隔10 Hz的 900 MHz输出。可以使用10 MHz基准频率并将R分频器设为1000，反馈中的N值为90000。这意味着，至少需要一个能够处理900 MHz输入频率的17位计数器。为处理此范围，需要考虑在可编程计数器之前加上一个“预分频器”，以便将超高输入频率拉低至标准CMOS的工作频率范围内。但是使用图中所示的标准预分频器会将系统分辨率降至F1×P，该问题可以通过使用双模预分频器来解决。

双模预分频器

双模预分频器是一种可通过外部控制信号将分频比从一个值切换为另一个值的计数器。通过使用带有A和B计数器的双模预分频器，仍可以保持F1的分辨率。

但必须满足下列条件：1. 如果两个计数器未超时，其输出信号都为高电平；2. 当B计数器超时，其输出变为低电平，并立即将两个计数器加载至其预设值；3. 加载到B计数器的值必须始终大于加载到A计数器的值。

初始状态：假设B计数器刚发生超时并且两个计数器均已经重新加载值A和B。过程：只要A计数器未超时，预分频器即会以P + 1进行分频。因此，每次预分频器计数达到(P + 1)个VCO周期时，A和B计数器都会递减1，即A计数器会在((P + 1) × A)个VCO周期后超时，接着预分频器会切换至P分频，此时B计数器还有(B – A)个周期才会发生超时，所需时间为：((B – A) × P)。最后，系统会返回到刚开始的初始条件。所需的VCO周期总数为：

因此，FOUT = (FREF /R) × (BP + A)。

可双模预分频的芯片：ADF4158、ADF4106

同时注意芯片手册会写计数器指定在预分频器输出频率上限（AD4106为300MHz）,所以输入参考频率÷（P+1）＜频率上限。

二、小数N分频PLL

设计PLL时，RF输入频率范围和通道间隔决定R和N计数器的值以及预分频器参数，环路带宽决定锁频和锁相时间。由于PLL是一种负反馈系统，因此还必须考虑相位裕量和稳定性问题。 PLL输出的频谱纯度由相位噪声和基准相关杂散的水平给出。以上的设计参数中很多都是交互式的：比如通过减小环路带宽值，可以降低相位噪声和基准杂散水平，但却会造成锁定时间延长和相位裕量减少。

图：环路带宽对PLL噪声的影响

可以使用ADIsimPLL™设计程序根据所需规格调整各种参数，其适用于整数N分频或小数N分频PLL，但无法模拟小数N分频杂散。

1、振荡器/PLL相位噪声

离散杂散(SPUR)：信号源中的已知时钟频率、电力线干扰和混频器产品都可能引起；相位噪声(PHASE NOISE)：有源和无源器件中的热噪声、散粒噪声、闪烁噪声造成。

相位噪声定义：偏移载波频率 fo 指定频率 fm 下1 Hz带宽内功率与频率 fo 振荡器信号功率之比（相对于载波功率的功率谱密度），单位：dBc/Hz。

图：振荡器相位噪声和杂散

由于两边带相对载波对称，因此仅用测试单边带(SSB)噪声。下图绘制了相位噪声与频率偏移 fm 的函数关系图，其中相位噪声单位为dBc/Hz且频率轴采用对数比例。实际曲线可以近似表示为数个斜率为 $\frac{1}{f^{x}}$ 区域，x=0时对应“白”相位噪声区域(斜率 = 0 dB/10倍频程)，x = 1时对应“闪烁”相位噪声区域(斜率 = –20 dB/10倍频程)，此外还有x = 2, 3, 4的区域，逐渐逼近载波频率。

图：相位噪声(单位为dBc/Hz)与相对于输出频率的频率偏移的关系

2、小数N分频

小数N分频由INT和FRAC寄存器构成，使PLL输出的分辨率降至PFD频率的一小部分，若PFD输入频率为1 MHz，可以产生分辨率为百 Hz的输出频率，同时维持较高的PFD频率，因此小数分频的N值小于整数分频N值。

ADF4158：N = INT + ( $f_{FAC}$ / $2^{25}$ )
ADF4351： $RF_{OUT}$ = $f_{PFD}$ × (INT + ( $f_{FAC}$ /MOD))

小数分频的优势

1、由于 $PN_{SYNTH}$ = $PN_{TOT}$ +10 log( $f_{PFD}$ ) +20 log N，电荷泵处的噪声以20 logN的比率累加到输出上，因此相位噪声可以得到显著改善。

2、可以改善锁定时间。当 $f_{PFD}$ =20 MHz、环路带宽为150 kHz时，频率合成器可以在不到30 μs内跳跃30 MHz。目前的基站要求使用两个PLL 模块，确保LO能满足传输的时序要求，利用小数N分频的超快锁定时间，频率合成器的锁定时间特性将允许用一个小数N分频PLL模块代替现行的两个“乒乓”式PLL。

小数分频的缺点

杂散水平较高。如上图所示，小数N分频900.2是N分频器花80%的时间除以900，20%的时间除以901。平均分频是正确的，但瞬时分频是错误的，因此PFD和电荷泵会不断试图校正瞬时相位误差。提供求平均值功能的Σ-Δ调制器因承受繁重的数字运算活动，在输出处产生杂散成分。数字噪声加上电荷泵的匹配不精确性，导致杂散水平高于大多数通信标准的容许水平。小数N分频器件只是在最近才对杂散性能进行了必要的改进，例如ADF4252。