前言
PLL(Phase Locked Loop,即锁相环)是最常用的IP核之一,其性能强大,可以对输入到FPGA的时钟信号进行任意分频、倍频、相位调整、占空比调整
,从而输出一个期望时钟。
Altera中使用的PLL锁相环是模拟锁相环,与数字锁相环相比,其输出的信号稳定度高、相位连续可调、延时连续可调,但当温度过高或电池辐射过强会导致失锁。
一、PLL基本工作原理(反馈系统)
首先一个参考时钟ref_clk输入到鉴频(FD)鉴相(PD)器,此外输入的还有一个比较时钟(即反馈时钟);鉴频鉴相器用于对比两个输入时钟频率和相位的差异,(两时钟频率相等输出0、参考时钟>比较时钟,输出变大的成正比的值、参考时钟<比较时钟,输出变小的成正比的值);输出的值传入环路滤波器LF(用于控制噪声带宽,滤掉高频噪声,平滑波形),根据上一级输出值不同,输出不同的电压赋值信号;该值传入压控振荡器VCO模块(输入电压越高,输出频率越高),输出反馈时钟。
二、PLL倍频
加入一个分频器DIV,通过控制DIV的分频参数,控制输出信号实现倍频。
ref是50Mhz,div最终输出为50Mhz,若为二倍频,则pll输出(即vco输出)为100Mhz;若为三倍频,则pll输出为150Mhz。
三、PLL分频
ref为50Mhz,要实现5分频,则pll输出为10Mhz,即vco输出为10Mhz,由于FD/PD两个输入信号最终相等,故DIV输出为10Mhz,对应5分频。