编号 | 级别 | 条目内容 | 备注 |
规定 | |||
2 | 规定 | ||
3 | 规定 | 原理图正文字体设置参照原理图设计规范,采用默认设置。 说明文字为82mil,管脚号为66mil。 | |
4 | 规定 | 原理图封面字体应调整到与栏目字体基本等大(建议使用180mil字体)。 | |
5 | 规定 | 原理图首页放置HSDS_Cover_A4做为封面,不加图框。 | 模块电路不加封面 |
6 | 规定 | 原理图除首页之外,一律采用HSDS_frameA4或者HSDS_frameA4plus图框。只有在元器件符号很大,无法在图框中摆放的情况下方可以选用HSDS_frameA3图框。 | |
7 | 规定 | 原理图首页封面Checked,Normalized和Approved三项不填写,其他条目需要正确填写。 | 模块电路无封面 |
8 | 规定 | 原理图各页图框上除了Checked一项外,均须正确填写。填写的内容和页码、总页数等信息应以规定的用户变量(Customer Text)进行标注。 | 模块电路除外 |
9 | 规定 | ||
10 | 规定 | ||
11 | 提示 | 放置一个Standard库中的HSDS_frameA4plus图框,以用户变量的形式正确填写所有内容,包括说明、日期等信息,其他页拷贝该页内容可以加快工作速度,并使各页保持一致。 | |
12 | 推荐 | 目录页放置2个Contents框,左侧为目录,右侧为模块调用情况。两框应水平方向应对齐。如果原理图页数较多,目录页只写目录,增加目录页说明模块调用情况。 | |
13 | 推荐 | 原理图各页内容依次为:封面、目录、电源、时钟、CPU、存储器、逻辑、背板(母板)接口等。 | |
14 | 规定 | 每页内容紧凑但不杂乱、拥挤。 | |
15 | 规定 | ||
16 | 规定 | 交叉标注另行规定 | |
17 | 规定 | ||
18 | 规定 | 仅和芯片相关的上拉或下拉电阻等器件,建议放置在芯片附近。 | |
19 | 规定 | 电阻(电阻网络除外)、电容(电容网络除外)、电感的管脚标注,器件的path信息等不必要信息不要显示。 | |
20 | 规定 | 元器件的位号要显示在该元件的附近位置,不应引起歧义。 | |
21 | 规定 | 芯片的型号和管脚标注,精密电阻、大功率电阻、极性电容、高耐压电容、共模电感、变压器、晶振,保险丝等有特殊要求的器件参数要显示出来,LED应标示型号或颜色。 | |
22 | 规定 | ||
23 | 推荐 | ||
24 | 规定 | E1信号线采用TIP来表示同轴电缆芯线(双绞线的+),用RING来表示同轴电缆屏蔽层(双绞线的-)。 | |
25 | 规定 | 有确定含义的低电平有效信号采用*或者_N(引入逻辑的需要用_N)后缀结尾。“有确定含义”包括但不限于如下信号:片选,读写,控制,使能。 | |
26 | 规定 | 所有的时钟网络要有网络标号,以CLK 字符结尾,以便于SI分析、PCB布线和检查;非时钟信号禁止以CLK等时钟信号命名后缀结尾。时钟信号命名应体现出时钟频率信息。 | |
27 | 规定 | 采用串联端接的信号(包括时钟),串阻在原理图上应就近放置于驱动器的输出端。串阻和驱动器之间不放置网络标号,串阻后的网络进行命名(时钟信号必须命名并满足时钟信号的命名规范)。 | |
28 | 规定 | ||
29 | 规定 | ||
30 | 规定 | ||
31 | 推荐 | 全局电源和地应调用原理图库中的符号。 | |
32 | 规定 | ||
33 | 推荐 | 不推荐使用“Location”硬属性解决位号错位问题。 | |
34 | 规定 | ||
35 | 规定 | ||
36 | 规定 | 所有出页网络应放置出页符offpage/offpg,出页符的方向应和信号流向一致。原理图必须进行交叉标注。除总线等字符太多无法调整的网络之外,交叉标注的字符不应重叠。 | |
37 | 规定 | ||
38 | 推荐 | Offpage/offpg符号和交叉标注文字应尽量对齐。 | |
39 | 器件管脚上的引线,应引出后再分叉,不得直接在器件管脚上分叉。 | ||
40 | 规定 | 兼容设计、料单可配置部分、调试用最终不安装部分器件,应在原理图上注明。 | |
41 | 规定 | 原理图中的实现与设计说明中的描述一致。信号的命名应有意义。逻辑芯片管脚命名与设计说明、逻辑设计说明文档一致。建议信号命名尽量和有意义的芯片管脚命名一致。 | |
42 | 规定 | ||
43 | 提示 | ||
44 | 推荐 | 原理图打印为PDF文件时,推荐使用Arial字体。 | |
45 | 规定 | 模块电路不加封面和目录页。 | |
46 | 规定 | 模块电路内部位号禁止使用硬属性。 | |
47 | 规定 | 模块电路使用Standard库中的inport,outport和ioport和顶层相连。 | |
- 电路设计
- 通用要求
编号 | 级别 | 条目内容 | 备注 |
1 | 规定 | 单板网络的连接必须正确无误。(个人自查) | |
2 | 规定 | ||
3 | 规定 | PECL到LVPECL的接口使用交流耦合(直流平衡情况)或3电阻端接。采用交流耦合作热拔插时需注意防止因电容积累电荷放电导致器件损伤,可在电容与单板输入/输出接口采用大电阻下拉。 | |
4 | 规定 | ||
5 | 规定 | ||
6 | 提示 | ||
7 | 规定 | ||
8 | 提示 | 了解CMOS器件的闩锁现象,选用不易发生闩锁的器件。(一般要求Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II。) | |
9 | 规定 | ||
10 | 推荐 | ||
11 | 规定 | ||
12 | 规定 | ||
13 | 规定 | 相同功能的电路,如无特殊要求应采用相同的电路和器件。 | |
14 | 规定 | ||
15 | 规定 | ||
16 | 推荐 | CPU等的控制信号应使用上/下拉电阻保证上电时的状态确定。 | |
17 | 推荐 | ||
18 | 提示 | ||
19 | 规定 | ||
20 | 规定 | 要考虑器件输出或驱动器输出的驱动能力,等效负载不能超过器件的驱动能力的80%。 | |
21 | 规定 | MCU串口信号经芯片驱动后,将收发信号和地引到预留的3Pin插座 | |
22 | 规定 | 单板3Pin RS-232串口插座统一定义为:Pin1—本地发送Tx;Pin2—地线;Pin3—本地接收Rx。 | |
23 | 规定 | 通用件率满足事业部通用件率的要求:新板满足90%,改版满足80%。优先选用部门推荐的公用器件。 |
3、逻辑器件应用
编号 | 级别 | 条目内容 | 备注 |
1 | 规定 | ||
2 | 规定 | 单板带有可以裁减部分,原理图中部分器件可能不焊接时,需要确保这些器件不焊接不会导致其他器件的输入端悬空。 | |
3 | 规定 | ||
4 | 规定 | ||
5 | 规定 | 中断信号要通过上拉或下拉来使中断信号处在默认的非触发态。 | 器件手册规定优先 |
6 | 规定 | ||
7 | 规定 | 采用具有上电3态的器件驱动背板输入控制信号,如果该信号上电后立刻需要读取且不受上电复位控制(例如单片机ISP模块中的背板复位信号和下载使能信号),则必须采用电阻置初始电平。 | |
8 | 规定 | ||
9 | 推荐 | 对于CMOS器件,如无特殊要求单个管脚的上拉或下拉可以取10k,多个管脚或其他具体情况可以参见下面的条目和以及进行计算确定。 | |
10 | 规定 | 对使能内部上拉的ISP MACH 4000型EPLD,以及和Cyclone型FPGA通用IO管脚连接的网络,下拉电阻采用1K,上拉电阻可选择10K。 | |
11 | 推荐 | 数据总线的下拉不宜使用太大的电阻,推荐使用1K。 | |
12 | 规定 | OSC的ST_N管脚应该加上拉电阻(推荐值为1k,建议直接调用晶振滤波模块电路)。 | |
13 | 规定 | ||
14 | 规定 | 参照器件的Datasheet将所有控制脚通过电阻进行上拉或下拉,特别是芯片的OE /CE端。 | |
15 | 规定 | Enable、Set、Reset、Clear和三态器件输出的上拉、下拉正确 | |
16 | 推荐 | 上下拉电阻放在接收端器件处。对于1个驱动多个接收的网络,非特殊需要只放置1个上下拉电阻。若接收器件全部放置在同一页面,在接收器页面放置上下拉电阻;若接收器件分布在不同页面上,在驱动器端放置上下拉电阻。 | |
17 | 规定 | ||
18 | 规定 | 如果总线可能处于浮空状态,那么总线需要有上拉电阻或下拉电阻,保证在没有器件占用总线时,总线能处于一个有效电平,以降低器件功耗和干扰。 | |
19 | 规定 | UART器件16C55X,如果不使用其DSR、DCD、CTS信号,需要进行下拉,使信号为有效状态,避免自动流控制的器件不能正常工作。 | |
20 | 规定 | PCI的三态和OD、OC信号要有上拉。 | |
21 | 规定 | ||
22 | 规定 | ||
23 | 规定 | ||
24 | 规定 | ||
25 | 推荐 | ||
26 | 推荐 | ||
27 | 推荐 | ||
28 | 提示 | BUS HOLD器件,不论其输出端口处于何种状态,其输入端口的BUS HOLD特性一直有效。对于双向器件,其两个方向端口在输出高阻态下输入Bus Hold特性一直有效。 | |
29 | 规定 | 信号完整性优先 | |
30 | 推荐 | 信号完整性优先 | |
31 | 推荐 | 背板输入信号缓冲器应用下拉电阻和串阻。背板输入信号缓冲器下拉电阻取10K,串阻取100欧姆。背板输入信号缓冲器输入先下拉再经过串阻,设计上会具有更大的灵活性。设计中应严格遵守产品设计约定。 | |
32 | 推荐 | 对于总线保持器件或者输入内置上下拉的器件,未用输入管脚悬空处理。 | |
编号 | 级别 | 条目内容 | 备注 |
1 | 规定 | 对于输出多于5个的时钟驱动芯片,电源推荐采用磁珠滤波,磁珠后应该添加电解电容和足够的陶瓷去耦电容,布局时推荐局部铺一小块铜皮。 | |
2 | 推荐 | 时钟芯片的电源和地参考器件手册处理。对锁相环电源采用磁珠滤波的,磁珠后应该采用多级陶瓷去耦电容以保证电源低阻抗。 | |
3 | 推荐 | 单板50MHz以上时钟驱动器件未用管脚,备用放置不大于15pF的电容接地平面。该电容缺省不焊,如果EMC测试高频辐射超标,可以焊上调试。 | 参见说明 |
4 | 推荐 | ||
5 | 规定 | ||
6 | 推荐 | ||
7 | 规定 | ||
8 | 规定 | ||
9 | 推荐 | ||
10 | 推荐 | ||
11 | 推荐 | ||
12 | 推荐 |
编号 | 级别 | 条目内容 | 备注 |
1 | 规定 | ||
2 | 规定 | TVS管的最大反向工作电压VRWM应不低于电路的最大工作电压,一般可选VRWM为电路最高工作电压的1.1~1.2倍。 | |
3 | 规定 | TVS管的额定最大脉冲功率必须大于电路中出现的最大瞬态浪涌功率。 | |
4 | 规定 | 对于高速链路,需要考虑TVS管结电容的要求 | |
5 | 规定 | 注意单向和双向TVS管的选择。 | |
6 | 规定 | 在RS-232链路中必须采用双向TVS管。TVS管放在信号线串联电阻外侧,单板入口处;串联电阻靠近232接口器件放置。 | |
7 | 规定 | TVS器件的选型时要考虑器件的响应时间满足要求。 | |
8 | 规定 | 当TVS和压敏电阻联合使用进行浪涌保护时,压敏电阻的压敏电压要低于TVS的钳位电压VC。 | |
9 | 规定 | ||
10 | 规定 | ||
11 | 规定 | 对于需要出机框的信号线(例如勤务电话、网线、E1线、232、485等等),需要添加保护电路或者进行隔离;对于在机架内部的信号线一般不需要添加保护电路。 |