FPGA学习笔记03——UART串口

参考内容：王建飞《你好FPGA一本可以听的书》

正点原子《开拓者FPGA开发指南》

1.介绍

串行通信分为两种方式：同步串行通信和异步串行通信。 同步串行通信需要通信双方在同一时钟的控制下，同步传输数据；异步串行通信是指通信双方使用各自的时钟控制数据的发送和接收过程。
基本的UART通信只需要两条信号线（RXD、TXD）就可以完成数据的相互通信，接收与发送是全双工形式。
UART在发送或接收过程中的一帧数据由4部分组成， 起始位、 数据位、 奇偶校验位和停止位。

1. 起始位标志着一帧数据的开始，
2. 停止位标志着一帧数据的结束，
3. 数据位是一帧数据中的有效数据。
4. 校验位分为奇校验和偶校验， 用于检验数据在传输过程中是否出错。奇校验时， 发送方应使数据位中1的个数与校验位中1的个数之和为奇数；接收方在接收数据时，对1的个数进行检查，若不为奇数，则说明数据在传输过程中出了差错。 同样，偶校验则检查1的个数是否为偶数。

波特率：UART的传送速率，用于说明数据传送的快慢。在串行通信中，数据是按位进行传送的，因此传送速率用每秒钟传送数据位的数目来表示，称之为波特率。如波特率9600=9600bps（位/秒）。

数据位：可选择为5、 6、 7、 8位，其中8位数据位是最常用的。

2.硬件设计

串口USB电平转换芯片采用CH340C。

FPGA管教分配

信号名	方向	管教	端口说明
sys_clk	input	E1	系统时钟50M
sys_rst_n	input	M1	系统复位，低电平有效
uart_rx	input	C6	串口接收
uart_tx	output	E6	串口发送
LED0	output	F3
LED1	output	F5

 

注意：CH340_TX接FPGA的RX，CH340_RX接FPGA的TX

3.程序设计

功能：计算机串口发送一帧数据，FPGA接收成功后，LED1亮灯，回发给计算机同样数据。

信号连接RTL图：

接收：

module uart_recv(
	input sys_clk,
	input sys_rst_n,
	input uart_rxd, 
	output reg [7:0] recv_data,
	output reg recv_ok
);

// parameter define
parameter  SYSFREQ = 50_000_000;
parameter  BAUD    = 9600;
localparam BPS_CNT = SYSFREQ/BAUD;

// wiew define
wire start_flag/*synthesis keep*/;

// reg define
reg [31:0] clk_cnt;
reg [7:0]  uart_cnt;
reg 	     uart_d0;
reg 	     uart_d1;
reg [7:0]  buf_data;
reg		  recv_en_flag/*synthesis noprune*/;	// uart is receiving

// catch negitive edge of uart_rxd   ---|__
assign start_flag = (!uart_d0) & (uart_d1);

// set uart_d0 and uart_d1
always @(posedge sys_clk or negedge sys_rst_n)begin
	if(!sys_rst_n)begin
		uart_d0 <= 1'd0;
		uart_d1 <= 1'd0;
	end
	else begin
		uart_d0 <= uart_rxd;
		uart_d1 <= uart_d0;
	end
end

// receiving flag
always @(posedge sys_clk or negedge sys_rst_n)begin
	if(!sys_rst_n)begin
		recv_en_flag <= 1'b0;
	end
	else if(start_flag)begin
		recv_en_flag <= 1'b1;
	end
	else if((uart_cnt == 9) && (clk_cnt == (BPS_CNT/2 + 100)))begin
		recv_en_flag <= 1'b0;
	end
	else
		recv_en_flag <= recv_en_flag;
end

// counter
always @(posedge sys_clk or negedge sys_rst_n)begin
	if(!sys_rst_n)begin
		clk_cnt <= 1'b0;
		uart_cnt <= 1'b0;
	end
	else if(recv_en_flag)begin
		if(clk_cnt < BPS_CNT - 1)begin
			clk_cnt  <= clk_cnt + 1'b1;
			uart_cnt <= uart_cnt;
		end
		else begin
			clk_cnt <= 1'b0;
			uart_cnt <= uart_cnt + 1'b1;
		end
	end
	else begin
		clk_cnt <= 1'b0;
		uart_cnt <= 1'b0;
	end
end

// data save
always @(posedge sys_clk or negedge sys_rst_n)begin
	if(!sys_rst_n)begin
		buf_data <= 8'd0;
		recv_ok  <= 1'b0;
	end
	else if(recv_en_flag)begin
		if(clk_cnt == BPS_CNT/2)begin
			case(uart_cnt)
				4'd0 : ;
				4'd1 : buf_data[0] <= uart_d1;
				4'd2 : buf_data[1] <= uart_d1;
				4'd3 : buf_data[2] <= uart_d1;
				4'd4 : buf_data[3] <= uart_d1;
				4'd5 : buf_data[4] <= uart_d1;
				4'd6 : buf_data[5] <= uart_d1;
				4'd7 : buf_data[6] <= uart_d1;
				4'd8 : buf_data[7] <= uart_d1;
				4'd9 : begin
						recv_data <= buf_data;
						recv_ok   <= 1'b1;
						end
			endcase
		end
	end
	else begin
		buf_data <= 8'd0;
		recv_ok  <= 1'b0;
	end
end

endmodule

发送：

module uart_send(	
	input sys_clk,
	input sys_rst_n,
	output reg uart_txd, 
	input [7:0] send_data,
	input recv_ok
);

// parameter define
parameter  SYSFREQ = 50_000_000;
parameter  BAUD    = 9600;
localparam BPS_CNT = SYSFREQ/BAUD;

// reg define
reg [31:0] clk_cnt;
reg [7:0]  uart_cnt;
reg [7:0]  buf_data;
reg		  send_en_flag/*synthesis noprune*/;	// uart is sending

always @(posedge sys_clk or negedge sys_rst_n)begin
	if(!sys_rst_n)begin
		send_en_flag <= 1'b0;
		buf_data 	 <= 8'd0;
	end
	else if(recv_ok)begin
		send_en_flag <= 1'b1;
		buf_data 	 <= send_data;
	end
	else if((uart_cnt == 8'd9) && (clk_cnt == BPS_CNT/2+100))begin
		send_en_flag <= 1'b0;
		buf_data 	 <= 8'd0;
	end
	else begin
		send_en_flag <= send_en_flag;
		buf_data 	 <= buf_data;
	end
end

always @(posedge sys_clk or negedge sys_rst_n)begin
	if(!sys_rst_n)begin
		clk_cnt  <= 32'd0;
		uart_cnt <= 8'd0;
	end
	else if(send_en_flag)begin
		if(clk_cnt < BPS_CNT-1)begin
			clk_cnt  <= clk_cnt + 1'b1;
			uart_cnt <= uart_cnt;
		end
		else begin
			clk_cnt  <= 32'd0;
			uart_cnt <= uart_cnt + 1'b1;
		end
	end
	else begin
		clk_cnt  <= 32'd0;
		uart_cnt <= 8'd0;	
	end
end

always @(posedge sys_clk or negedge sys_rst_n)begin
	if(!sys_rst_n)begin
		uart_txd <= 1'b1;
	end
	else if(send_en_flag)begin
		if(clk_cnt == 32'd0)begin
			case(uart_cnt)
			7'd0:uart_txd <= 1'b0;
			7'd1:uart_txd <= buf_data[0];
			7'd2:uart_txd <= buf_data[1];
			7'd3:uart_txd <= buf_data[2];
			7'd4:uart_txd <= buf_data[3];
			7'd5:uart_txd <= buf_data[4];
			7'd6:uart_txd <= buf_data[5];
			7'd7:uart_txd <= buf_data[6];
			7'd8:uart_txd <= buf_data[7];
			7'd9:uart_txd <= 1'b1;
			endcase
		end
	end
end

endmodule

使用SignalTap抓取波形如下：

源码下载：https://download.csdn.net/download/ngany/12921479