硬件工程师基础

器件

注：
这边主要参考的有：
①：《硬件工程师炼成之路》
②：《高速电路设计》
③： 日常电路设计
④： 知乎和CSDN上的各位大神，这边就不一一@致谢，如果存在引用内容，图片上会存在标注，如果涉及侵权，请及时联系

电容

电容的等效电路

电容高频等效电路：Rleak与电容本身并联+等效电感+等效电阻；具体如下图所示：

电容的特性

从上一小节的电容等效电路，可以知道电容的一些特性：

电荷的缓冲池（电容的本身特性)

电容本身的特性是：储存电荷和释放电荷，当外界环境变化时，电容中的电荷能够被快速的积累和释放。
这个特性主要用于负载供电的电压的稳定，保证了负载的工作电压不随着负载功耗以及电流的变化而变化

高频噪声的释放通道

由电容的高频等效电路，可以得到电容的等效电路的公式：

实际的陶瓷电容的绝缘电阻是非常大的，MΩ级别的存在，所以R是远远大于1/jwc,所以公式可以简化为：

由上图可以知道，当w = 1/ （LC）^(-1/2),即谐振的时候，阻抗等于等效电阻，此时阻抗达到最小值，如果用来滤波的时候，效果最优！
由公式我们可以得到频率-阻抗特性曲线，由下图所示：

注：上图中的纵坐标为复阻抗的模
我们一般作为高频电路的释放通道，利用的是其谐振点的左侧部分，即：低频高阻抗，高频低阻抗。其释放通道的电路形式为：

哈哈哈哈，实话，这边有时我是不怎么区分的开电容的这两个特性，我觉得一般供电端电容下拉到地的作用这两个都沾，一个电荷缓冲器-稳压，一个高频的释放通道，防止供电端的纹波导致芯片的工作异常！

实现交流耦合

开始真的没有仔细了解，只知道客户的指标书对于高速信号的要求是交流耦合还是直流耦合，交流耦合则是抄袭之前的电路设计在高速的差分链路上分别耦合一个电容，至于这个大小前辈用多少就用多少！
实际上这边抛出了两个问题：
a:为什么要用交流耦合？
b:这个耦合的电容大小如何选择？
c:典型的这个耦合的电容大小是多少？
a:为什么需要交流耦合，1：单板端设计方便，不需要考虑到电平的输出上拉即直流分量，但模块端内部需要进行上拉,但一般现在是集成芯片，信号电平接收的内部集成了上拉，如下图：


2：两个器件通过高速信号互联时，信号两端的器件可能对直流分量有不同的要求，例如，A，B两个器件互联的时候，A驱动器需要携带1.8V的直流分量，但B要求的直流分量为3.3V，则AB之间的通信不能直接互联，需要通过电容将直流分量进行隔离
b：耦合电容大小的选择：
i:
AC耦合电可以等效为一阶的RC高通滤波电路，如下图所示：

这个分析一下过程：
1：0-VI，根据电容两侧的电压不能突变，可以知道此时电容相当于短路，Vo的电压最大，电路中的电流也是最大。
2：随之时间的推移，电容两端的电压越来越大，即VO变小（随着电容的继续充电，流过电容的电流开始减小，流过Re的分压变小，Vo减小）
ii:
现在我们发射的信号是连续的高电平，根据i的推理我们可以知道此时电容两侧的电压变高，输出的电压变低，即接收到电平变低，此时如果存在信号翻转，就会存在信号抖动，此时信号的质量就会下降，如下图所示：

iii：
为了解决上面的问题，我们尝试通过增大电容，增加电容之后，低频的阻抗变小，进而低频的衰减减少！
iii:
当然不能！如下图：

如上图所示，选取的电容变大的时候，曲线整体左移，即高频的衰减变大！即信号的边沿变换，换个理解的方法：电容变大，充电时间越来越长，信号边沿变缓！
c：这个耦合电容的大小如何选择？
①：厂家有推荐，根据厂家推荐的来
②：经验的电容值的大小为：0.01uf~0.1uf
③：这边存在一个经验公式：

其中Tc 为 每比特位的数据周期，NUM为允许连0或连1的数量，R为负载阻抗

电容分类及特性

材质分类

陶瓷电容、钽电容，铝电解电容，OSCON电容

注：除了陶瓷电容为非极性电容之外，别的电容均为极性电容

陶瓷电容

陶瓷电容特点

体积小，价格低，稳定性好，但容量小

陶瓷电容分类

电容的品牌

陶瓷电容的选型指标及特性

①：额定电压：
额定电压一般与电容两基板之间的距离有关，额定电压越大，一般距离就越大，否则会存在介质击穿，因此相同容量的电容，耐压值高的，一般尺寸会更大！
额定电压指的是电容器长时间工作时所适用的最佳的电压！
但是电路上电的过程中，会存在浪涌等一些情况，所以我们选取的时候需要留取一定的余量，我们一般选取的时候，需要留取70%的裕量
②：电容容量
X5R，X7R和Y5V这三种类型的陶瓷电容的容量是在环境温度为25℃，工作电压为0V时候得到的值（具体根据规格书具体分析），如果环境温度和工作电压发生改变，则电容的容量将发生改变。，因此对于X7R和X5R应该至少降额20%使用，而Y5V则是不建议在高速电路和环境温度变化剧烈的情况下使用！
陶瓷电容的容量跟着电压发生变化，这边涉及到电容的一个特性，叫做直流偏压特性，对于高介电常数电容施加的直流电压越大，其实际静电容量越低。

③：漏电流和绝缘电阻
陶瓷电容绝缘电阻比较大，漏电流比较小。
绝缘电阻主要与容量相关，容量越大，漏电流越大。

常见问题

①： MCLL电容常见的失效原因
a：多层陶瓷电容能够承受较大的压应力，但是其抗弯曲能力较差。机械应力这个是由贴片的时候，电容贴在电路板弯曲的地方。所以需要选取何时厚度的PCB，MLCC的贴装方向应该与开孔、切割线或切槽平行，确保MLCC在PCB分板的时候收到的拉伸应力均匀，防止切割时损坏！同时尽量保证MLCC不要放置在螺丝孔附近，防止锁螺丝时撞击开裂。
b：贴片的时候，过量的焊锡在电容器上，产生了很大的张力


c:墓碑效应

回流焊过程中，贴片元件两端的点击受到焊锡融化后表面张力不平衡会产生转动力矩，将元件的一端拉偏形成虚焊，转动力矩较大是一端会被拉起，形成墓碑效应！
D:热应力裂纹
原因：
热应力裂纹的产生与电容本身耐焊接热能力不合格与生产过程中引入的热冲击有关。
E：电应力裂纹
原因：耐压击穿，严重时导致多层陶瓷电容器开裂，爆炸甚至燃烧等严重后果，遭受过度的电性应力伤害的MLCC，裂纹从内部开始呈爆炸状分散
②：啸叫
这个我经历过，但是后面排查是电感的原因，这个先抛出这个问题，后面分析
③：去耦电容的并联选择
实际电路中我们需要去耦的频率范围比较宽，因此一个电容是搞不定的，我们需要使用并联的电容来进行滤波。
电容的并联分为两种形式：
①：一个大电容和一个小电容并联
②：多个相同的电容并联
①：假设我们使用的是0.01uf和0.47uf并联：

由上图可知，当频率低于f1的时候，两个电容都呈现容性，并联之后，容抗小于他们当中最小的那个，更有利与滤除高频，当频率大于f2之后。两个电容呈现为感性，这对于电路来说，电荷的缓冲池的这个特性就没有了，不利于供电的稳压。

电感

常见工具的使用

原表的使用

现在接触的原表是吉时利keithley2400,网上关于它的资料很多，大家可以自行查阅！

测量电压

单纯当做万用表进行测试电压的时候，需要将设备配置为电流源，这边记得将电流的输出配置为0，然后测量输出电压！

操作的方法：
①：按照power开机
②：source下面选择I， 此时选择的电流源
③：meas 下面选择V，此时选择的是测试电压
④：按最左边EDIT，会看到图标跳到Iscr下面，选择右边的Range上下来调节范围
⑤：④范围OK后，按压右边的EDIT左右箭头调节更改位，然后调节上面的上下更改数值
⑥：按最左边EDIT，会看到图标跳到Cmpl（钳制）下面，选择右边的Range上下来调节范围
⑦：⑥范围OK后，按压右边的EDIT左右箭头调节更改位，然后调节上面的上下更改数值
⑧：最后打开OUTPUT就可以输出了
注意：
对于很多人选择原表测试主要考虑：①：精度②：远程控制，对于①精度我们要调节合适的范围，对于②：GPIB的使用，这边的话需要注意建立远程连接会听见清脆滴的一声

测量电流

单纯当做电流表测试链路中电流的时候，需要将设备配置为电压源，输出电压配置为0，然后测试输出电流！

步骤同上，不累述

测量电阻

下面的连接使用的是四线法也叫做开尔文法测量电阻（推荐此连接误差小）:

步骤：
①：先选择是二线法还是四线法测量电阻：CONFIG-Ω- [SENSE-MODE],选择两线测量 或 四线式测量
②： 按Source I
③： 按MEAS Ω
④：按OUTPUT ON/OFF输出电源
这边实际上不是主要讲这边如何连接操作，主要想说的二线法和四线法（开尔文法）测量电阻的差异：

二线法

首先问大家一个问题，刚刚使用原表测试电阻的时候，我将原表设置为了什么源？
对，电流源，实际上测试电压的原理很简单，就是电流源给待测器件供流（我们设置的值），然后测量器件两侧的电压，再根据：
R = U / I
这边再问一个问题，典型的万用表使用的二线法，我们在调节电阻量程的时候，电流是怎么变化的？
电阻量程越大，电流越大还是越小？
当然是量程越大，电流源输出的电流越小，假设电流源输出的电流随着电阻的范围变大的话，那么输出的电压值越来越大， 可能存在超过上一次测量电阻时电压的量程，这样会使得软件的处理逻辑变得复杂！
这样测试明明可以啊，为什么需要使用四线法呢？

①：明确一点，误差的来源：a:表笔与设备之间的连接电阻(很小直接忽略)；b:表笔本身的电阻，c:表笔与待测器件的接触电阻!
②：什么情况下会影响：
假设我们的线路本身的电阻为0.5Ω，接触电阻为100mΩ，待测电阻为0.5Ω，电流源输出的电流为I（为什么为I，因为这个值无论为多少，不影响测量电阻的大小）
Rmeasure = 0.5 + 0.1 + 0.5 = 1.1Ω（暂不考虑系统误差（固有误差））
Rreal = 0.5Ω
从数据上可以看到可以测量的结果是实际的一倍之多！

四线法

观察上图，我们直观的感受是测量电阻的电流源的电流走径和电压测量的路径分开了，为什么这么做？有什么好处？
回顾一下，二线法的差异主要是来自表笔的电阻会导致分压，现在电压表直接测量的是待测器件两边的电阻的电压，这边可能会有人会蒙了，什么东西，你看测量电压链路上面的接触电阻和表笔本身的电阻不是还在么？冷静下？理解下，自我吸收下，测量电压的时候，本身的输入阻抗就比较大，你想下，假设你用万用表测量电阻的时候，输入的内阻比较小，那么输入表内电流不就很大了，此时不是直接冒烟了？？所以设备的输入的内阻是比较大的，一般都是MΩ级别的！
大家思考一个问题，当待测电阻的电阻很大时，比如它的量级和原表/万用表的量级一样的时候，此时他们有区别么？对于待测的结果有什么影响？这个问题留给大家思考！！！！！

光谱仪的使用

因为我的行业属于光通信，对于光谱仪的使用比较频繁！

光谱仪的厂家

常见的厂家有：恒河（yokogagw），安利(Anritsu)

光谱仪的注意事项

①：恒河家的AQ6370X低系列的，如：AQ6370A使用SCIP（standard commands for programmable instrumnents） Command保存光谱图片的时候，图片上的明细是打印不出来的，只能保留波形！

②：灵敏度模式的选择只与整个信号的周期有关,与信号脉冲宽度无关。
例如：信号的周期为1khz，需要选择high1/high2/hig3模式，因为high1模式的积分时间3ms,high2积分时间为：15ms,high3的积分时间为60ms,能够涵盖1.5ms完整周期
信号周期为10khz，需要选择normal模式。
注：speed底噪提高了3db，积分时间减少,测量的精度会降低！

③：setup中的中心波长设置不能选择air,air是测试空间光
Vacuum通过光纤传输。

④：Setup中的Fibercoonector中的norm是正常的光纤头子，Angled是测试斜头的，影响的是光功率大小

⑤：光谱仪在使用一段时间后会自动Zoom，这个可能导致我们在使用脚本哪些股策划跑光谱仪的时候，保存的图片和读取的数据异常。这边关闭的方法将system里面的auto offset setting关闭，但这边会引起另外一个问题，就是假设你的光谱仪关机了，在开机的时候，会出现扫描的光谱底噪很奇怪的问题，这时候，我们需要将这个自动偏移的先打开，再关闭！

常见电路解析

缓启动电路

缓启动电路的作用

首先为什么需要缓启动电路？

PCB

PCB?我一个硬件工程师，为什么需要会PCB，不是有Layout工程师么？我只能说你太天真！

参考平面

信号传输线有两个基本要素：信号路径和参考路径！这两大因素与参考平面的关系密不可分！那什么什么是参考平面呢?

首先它是一个平面，一个完整的平面，它与走线构成了了电磁波传输的物理环境，至于这个平面是什么网络属性，并没有多大的关系，，只要其是导体就可以，VCC,GND,甚至是没有网络的孤立铜皮。
从PCB的角度老说，参考路径是以平面的形式出现的，所以叫做参考平面！从电流的回流角度来说，参考平面承载着信号的返回电流，所以叫做返回平面~

微带线和带状线

带状线

上图我们可以知道，走线，上方平面，下方平面的三者共同构成了带你磁波传输的物理环境，所以上下两个平面都是信号的参考路径，也就是参考平面!

微带线

所谓的微带线：附在PCB的表面的带状走线！

###相关思考

为什么导线中的电场和磁场是垂直的？

导线中的电场和磁场垂直是因为它们共同构成了电磁波，而电磁波的传播特性要求电场和磁场互相垂直。
导线中有电流流动时，会产生环绕导线的磁场。如果这个电流是稳定的，那么产生的磁场也是稳定的，并且与电流在导线中的方向相一致，这种情况下它们并不是垂直的。然而，如果电流发生变化，比如在发射电磁波的情况下，就会产生变化的电场和磁场。根据麦克斯韦方程组中的法拉第电磁感应定律，变化的磁场会产生电场，而这个产生的电场自然会垂直于产生它的磁场

为什么微带线相对于带状线能够传输更快的速率

由于微带线的一侧是空气，其电场分布更集中在电介质和空气的界面上，介电常数低（介电常数越大，介质对电磁波的吸收和反射作用越强），这导致信号传播的速度更快。带状线的电场则被两侧的接地层所限制，导致其信号传输速度相对较慢。

常见电平分析

低速逻辑电平

高速逻辑电平

高速IC芯片之间常见的电平分为3种：
PECL（正射极耦合逻辑）
LVDS（低压差分信号）
CML（电流模式逻辑）

高速逻辑电平的特点

①：一般使用差分信号进行传输，使用差分技术的优点为：
a：看干扰能力强：差分的两条导线的距离比较接近，所受到的干扰几乎相等，而最后电平判决的时候则是通过他们的差值实现。
b：对参考平面（地平面或者电源平面）完整性比较弱。首先明确一点，就是电压信号是相对的

LVDS

low_volatage differential signaling （低压差分信号），支持的最高的速率为3.125Gbps,一般应用在点到点的场合。

LVDS特点

①：功耗小：由于是电流源提供驱动，所以功耗不会随着开关疲频率的变化而增大，对于但端口而言，他的功耗为：3.51003.5=1.225mw!

②：EMI小：信号沿变化速率低，LVDS的边沿变化时间为0.5ns，因此信号的变化速率为350/0.5= 0.7v/ns，信号的变化速率越低，EMI值越小，所以LVDS电平的EMI比较小！

FPGA（Field Programmble Gate Array）

基础知识

逻辑电路基础

①：· 与 ； +或 ； -非 ；
②： 布尔代数定理：
零元 ： x·0 =0 ； x + 1 = 1
单位元 ： x ·1 = x ； x + 0 = x
幂等率 ： x · x = x ; x + x = x
补定律 ： x ·~x = 0 ; x + ~x =1
交换定律：x · y = y ·x ; x + y = y + x
结合率 ： (x· y) ·z= x ·(y·z) ; (x+y)+z = x+(y+z)
分配率 ： x(y+z) = （x·y） +（x·z） ; x + (y ·z) = （x+ y）·（x+z）
吸收率 ：x+(x·y ) = x ; x(x + y) = x
③：逻辑表达式：描述运算过程的算式，有逻辑运算符，任意数量的逻辑数量以及必要的括号和常数值0或1组合而成。
④：逻辑表达式中，逻辑变量以原变量或反变量的形式出现。原变量或者反变量统称为字面量（literal）。字面量的逻辑与（每个字面量不能出现多次）叫做与项，与项的或运算叫做积之和。包含所有字面量的与项称为最小项，由最小项构成的积之和称为标准积之和（标准积）。
⑤：实现真值表所定义的功能的电路称为查找表（Look_Up Table,LUT）,是当前主流FPGA的基本单元。
⑥：在真值表输出为1的行中取输入变量的与项（最小项），然后将这些最小项项相或，即可得到标准积之和表达式；相反的，在真值表输出为0的行中取输入变量的反变量的或项（最大项），然后将这些最大项相与，即可导出标准和之积表达式。

组合逻辑电路

①：逻辑电路根据是否包含逻辑器件，分为组合逻辑电路和时序电路。
②：组合逻辑电路的输出只与当前的输入有关，组合逻辑电路允许存在多个输入和输出，其内部电路的基本组成为与门（AND）,或门（OR），非门（NOT）以及各个门之间的连线。
③：NAND与非门用于专门计算逻辑与的否定，或非门（NOR）用于专门计算逻辑或的否定，异或门（EXOR）用于计算异或逻辑。

时序逻辑电路

①：时序逻辑电路是过去的电路状态也会对输出产生影响逻辑电路！
②：时序逻辑电路分为时序逻辑电路和异步时序逻辑电路这两种。同步时序逻辑电路中，输入和内部状态的变化又时钟信号控制同步进行。而异步时序时序逻辑电路则不需要时钟时钟信号。FPGA电路一般使用的是同步时序逻辑电路。
③：时序逻辑电路的模型分为两种：a:米勒型时序逻辑电路 b:摩尔型时序逻辑电路，这两种电路的模型的主要差距为：米勒型的时序模型的特点是：输出由输入状态和输出状态共同决定，摩尔型的时序模型仅有内部状态决定，米勒型的内部状态比摩尔型的内部状态数少，但是由于输入会立刻反应到输出，所以逻辑元件或不等长布线带来的信号延迟会容易引起信号竞争。进而引起非预期的错误输出（冒险）。

同步电路设计

同步电路设计是将系统状态的变化与时钟信号同步。

触发器

触发器（FF-Flip FlOP,FF）是一种只能存储一个二进制位的存储单元。可以作为时序逻辑电路的记忆元件。FPGA逻辑单元内的D触发器（D-FF）就是一种在时钟上升沿（或下降沿）将输入信号的变化传送至输出边沿触发器。

触发器的构成

由上图所示，图中的传输门起到的是开关的作用
D触发器是由前后级两个锁存器构成。当CLK信号由高变为低的时候，先是前面的开关闭合，主锁存器将输入的状态进行锁存，后面的开关打开，输出为从锁存器前面锁存住的值，后是前面的开关关闭，锁存器锁存上一个数值，后面的开关导通，输出为主锁存器的值。

如上图：
明确一点：保持时间即HoldTime说的是一个时间周期，建立时间即SetUpTime说的是两个时间周期。Setup Time针对Capture Edge来说，数据不能来的太早，HoldTime对于Capture Edge而言，数据不能来的太晚。总而言之，当前待传输的数据相对于CaptureEdge来说，必须来的早（Setup）,走的晚（HoldTime）

时序分析

①：从硬件描述语言（HardWare Description Language,HDL）编写的RTL（Register Transfer Level,寄存器传输级）设计代码生成网表（逻辑门的配线信息）的过程称为逻辑综合。最终决定逻辑综合所生成的电路电路网表在FPGA中以何种方式实现的两道工序称为布局和布线。
②：FPGA常见的分析方法为：STA（Static timing analysis）,STA只需要提供电路网表就可以进行全面的评估验证，并且原理上只需要遍历一次电路的拓扑结构，因此具有分析速度快的优点。
③：单相时钟同步电路

项目实战!

寻迹小车