可综合 Verilog HDL
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经典的可综合 Verilog HDL代码,不定期更新
@BouYue
老当益壮,宁移白首之心?穷且益坚,不坠青云之志。
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手把手Verilog HDL同步Vaild-Ready握手FIFO机制
同步Valid-Ready握手FIFO机制。先分别实现一个同步FIFO和单信号Valid-Ready,再在FIFO外层套一层Valid-Ready,以此来实现同步Valid-Ready的FIFO握手。原创 2022-10-21 16:36:48 · 2682 阅读 · 4 评论 -
手把手Verilog循环优先级仲裁器
用优先级状态寄存器阵列和请求计算模块组成仲裁器,对多信号请求安优先级先后输出结果,优先级随输入改变阵列而改变。原创 2022-10-29 16:16:52 · 2157 阅读 · 1 评论 -
手把手 Veriolg HDL的 4位单信号的乒乓Buffer操作
2组并行Buffer,轮流写入,轮流输出的形式提高数据处理速率。通过状态机来操作各自的读写使能来实现。原创 2022-10-23 15:49:42 · 1080 阅读 · 0 评论