可综合 Verilog HDL
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经典的可综合 Verilog HDL代码,不定期更新
@Luoxx
老当益壮,宁移白首之心?穷且益坚,不坠青云之志。
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基于FPGA的Cordic向量模式原理及设计
已知直角坐标下一点(x,y),如何求该点在极坐标系的坐标(ρ,)?当x和y都为正数时,有=,求的过程即就是求反正切函数的过程。CORDIC算法的思想就是:将向量(x,y)顺时针旋转一定的度数,如果旋转之后纵坐标为0,那么累计旋转的度数就是,横坐标x的值就是ρ,也就是向量的模长。、原创 2024-06-14 20:34:20 · 805 阅读 · 0 评论 -
基于FPGA的Cordic旋转模式原理及设计
已知直角坐标下一向量的角度,如何求该点向量的正余弦值和?当有原点为中心的圆半径为1时,坐标的横坐标即为,纵坐标即为。CORDIC算法的思想就是:将向量逆时针旋转一定的度数,如果旋转之后角度趋近于,那么累计旋转的横坐标x的值就是,纵坐标y的值就是。原创 2024-06-15 15:12:35 · 391 阅读 · 0 评论 -
手把手Verilog HDL同步Vaild-Ready握手FIFO机制
V-R握手FIFO机制,即是两级时钟速率不同的模块之间传递信号的机制,上游往下游传递的数据暂时缓存在FIFO中,上游和FIFO、FIFO和下游之间通过握手传递信号。即在一个FIFO模块外层套了一层握手机制。如下图:如何用Verilog代码实现呢?我们可以这么来做,1、先实现一个同步FIFO,2、再实现一个单信号握手,3、把握手机制套在FIFO外面。Frist-in-first-out,先进先出,是一种数据缓存器,实现速率匹配。原创 2022-10-21 16:36:48 · 3653 阅读 · 4 评论 -
手把手Verilog循环优先级仲裁器
用优先级状态寄存器阵列和请求计算模块组成仲裁器,对多信号请求安优先级先后输出结果,优先级随输入改变阵列而改变。原创 2022-10-29 16:16:52 · 2607 阅读 · 1 评论 -
手把手 Veriolg HDL的 4位单信号的乒乓Buffer操作
2组并行Buffer,轮流写入,轮流输出的形式提高数据处理速率。通过状态机来操作各自的读写使能来实现。原创 2022-10-23 15:49:42 · 1296 阅读 · 0 评论