one11070910的博客

PT进行静态时序分析的脚本和操作简介，包括一个同步fifo，一个异步FIFO。

PT进行静态时序分析时的指令，包括启动、读入设计、创建约束、生成报告。

PT在静态时序分析过程中的配置文件、延时信息计算与反标、时序分析条件、情形分析、时序例外、工作条件等相关内容。

B站邸老师静态时序分析的课程笔记，STA工作环境相关内容，包括时钟clocks、相关内容，generated_clocks、path_delay、 路径组、路径属性、驱动drive和负载load、虚拟时钟Virtual Clocks、多周期、半周期、伪路径等。

B站邸老师的静态时序分析课程一，主要包括前6个视频，课程概述、TCL与Synopsys TCL语言、STA基本概念、标准单元库等内容。

介绍了DC脚本的两个实例，一个同步fifo一个异步fifo，给出设计文件，脚本文件，执行过程。

本文介绍DC综合剩下的命令，即，优化方法，编译策略，设计编译，优化技巧，导出报告，生成文件。介绍相关知识并且示例。

初步介绍DC操作命令脚本，包括启动、读入与链接、工作环境、输入输出负载、规则约束、时序定义、时钟定义I/O口定义、组合逻辑约束、时序逻辑定义、设计面积约束。介绍了命令的格式和具体操作示例，最后附带一个小练习。

影响DC逻辑综合的三大因素，工艺库、层次划分、编码风格。工艺库声明，K系数，线负载模型，工作条件，查找表延迟，单元定义层次划分：寄存器吸收组合逻辑、寄存器输出划分边界、避免胶连逻辑、合适尺寸匹配速度；编码风格：锁存器与寄存器，多路选择器推断，if和case，仿真代码、for循环综合，算术运算综合等

介绍EDA流程中的DC，综合简介，DC简介，DC中相关概念，dc启动配置文件，dc输入输出文件，dc设计对象，dc设计约束，时序分析相关概念，建立保持时间，时序路径，时序弧，输入延迟，输出延迟，时间裕度，关键路径，伪路径，多周期路径。DC流程简介，启动，读入，初步检查，设置设计环境，设置目标约束，编译优化，导出。

本文介绍Linux下VCS的仿真流程，包括用户交互模式，后处理模式、Makefile脚本编写。查看波形图和代码覆盖率，波形文件添加等，all:com sim run_dve com simrun_dve cm。

介绍Linux下VCS仿真时需要的波形文件，vcd和vpd他们的产生以及特点、调用。在Testbench中如何添加代码。

VCS的知识内容，包括原理，步骤，所需命令及其选项，编译运行调试。代码覆盖率。vcs -f file.list -timescale=1ns/1ps -full64 +v2k -cm line+cond+fsm+tgl -debug_allsimv -cm line+cond+tgl+fsm -l sim.logdve -full64 -cov -dir simv.vdb

TCL语言中列表、数组相关命令，lappend\concat\lsearch\控制结构if switch、for、foreach、while。过程proc。

TCL简介，格式，表达式、计算命令、字符串format命令、string命令及其选项等，Linux/Unix下TCL解释器的示例。length index range compare match equal等。

Linux下Vim编辑器的使用，包括简介，常用操作与技巧，三种工作模式，命令模式：所敲的按键编辑器都理解为命令，执行不同的功能。输入模式：编辑插入，对文本插入编辑。底线命令模式：通常对文件保存退出。

Linux下一些基础操作，包括软甲安装、文件挂载、日期、IP地址主机名、压缩解压等

用优先级状态寄存器阵列和请求计算模块组成仲裁器，对多信号请求安优先级先后输出结果，优先级随输入改变阵列而改变。

介绍Linux权限相关东西，查看、更改、替换等。

V-R握手FIFO机制，即是两级时钟速率不同的模块之间传递信号的机制，上游往下游传递的数据暂时缓存在FIFO中，上游和FIFO、FIFO和下游之间通过握手传递信号。即在一个FIFO模块外层套了一层握手机制。如下图：如何用Verilog代码实现呢？我们可以这么来做，1、先实现一个同步FIFO,2、再实现一个单信号握手，3、把握手机制套在FIFO外面。Frist-in-first-out，先进先出，是一种数据缓存器，实现速率匹配。

2组并行Buffer，轮流写入，轮流输出的形式提高数据处理速率。通过状态机来操作各自的读写使能来实现。

Linux简介，Linux基本操作指令，Linux操作技巧。操作演示示例。