Vivado2018.3 连接不上open target 的解决办法

最新推荐文章于 2024-07-10 13:11:07 发布
最新推荐文章于 2024-07-10 13:11:07 发布
阅读量9k 收藏 20
点赞数 7
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/onealive/article/details/103893218
版权

Vivado2018.3连接不上open target的解决办法：
一般情况下是因为Vivado的驱动没有安装好，只需要将驱动安装上即可，路径为Vivado\2018.3\data\xicom\cable_drivers\nt64\digilent\install_digilent.exe
建议在安装的过程中，将vivado关闭以及Jtag连接器先拔掉，安装驱动成功后在重新开始打开vivado进行连接；否则可能会在安装后也不能正常连接。

撸摇翔
关注
Vivado2018.3_license.lic下载
06-04
Vivado2018.3_license.lic下载
Vivado hardware manage 连接板子报错(问题汇总)
qq_45689790的博客
01-25 7349
问题： vivado连接板子点击auto connect报错如下： 错误一：没有插下载器点击Hardware Manager->Auto connect 错误二：没有正确的安装下载器驱动 （1） 开发板没有设置正确的启动模式 你可以检查下你的开发板，ZYQN开发板可以设置不同的启动方式，需要设置成对应的模式，其他的开发板可能有类似拨码的开关，也需要检查一下。 有时候可能遇到以下问题（转载：附链接） 在用Vivado给板卡下载程序的时候，总是扫描不到设备，下载线明明是好的，US
[labtools 27-2269]no devices detected on target localhost问题解决
weixin_42799603的博客
01-05 1万+
小白刚学FPGA，以流水灯为例入门，在连接板子的时候遇到了这个问题，记录一下。板子型号：xc7z045ffg900-2 解决办法之一 按照table 1-11更改图1-3里34位置处拨码。
TQZC706开发板教程：在ZC706+ADRV9009硬件平台运行ADI Linux
mcupro的专栏
07-10 450
需要把BOOT分区中zynq-common目录下的ulmage文件复制到BOOT分区的根目录中。若使用的板卡是MP系列，则需要使用zynqmp-common中的ulmage文件。然后根据使用板卡选择BOOT.BIN文件，本历程使用的是zc706加ADRV9009的硬件平台，所以把zynq-zc706-adv7511-adrv9009目录下的所有文件复制到BOOT分区的根目录中。把SD卡，ADRV9009子板，HDMI显示器和串口线插入开发板，启动模式设置为SD卡模式，开启电源等待启动。
Vivado使用auto connect无法连接板卡
qq_43483291的博客
05-02 2752
这里写自定义目录标题原因解决方法 原因 可能是vivado没把Jtag驱动装上或者被不小心卸载掉了 解决方法 JTAG驱动在Vivado安装目录D:\Xilinx\Vivado\2015.4\data\xicom\cable_drivers\nt64\digilent 双击install_digilent.exe安装驱动，Vivado上Auto connect即可 ...
Vivado连接不到miz702n开发板 ERROR: [Labtools 27-2269]
热门推荐
qq_35990574的博客
12-01 2万+
错误信息： ERROR: [Labtools 27-2269] No devices detected on target localhost:3121/xilinx_tcf/Digilent/210249856468. Check cable connectivity and that the target board is powered up then use the disconnect_hw_server and connect_hw_server to re-register this har
jtag不识别
weixin_39116907的博客
07-06 9765
win10电脑装了两版vivado，2017和2021，突然有一天要用JTAG的时候发现不识别，设备管理器显示如下：用vivado自动连接，显示如下：[Xicom 50-198] Cannot support out-of-date hw_server. Update to the latest hw_server. [Labtools 27-2269] No devices detected on target localhost:3121/xilinx_tcf/Digilent/21024985762
Vivado无法连接hardware的问题（localhost(0)/auto connect失败）
Linagee的博客
02-18 1万+
购买了XILINX ARTIX-7系列的fpga开发板，在vivado上写完代码跑完仿真后进行板级验证，但是在hardware management里中选择auto connect后无法连接到板子。 解决方法： 检查物理连接，保持板子接电且上电了。在建立项目的时候不要选择错板子的型号。 查看USB的驱动有没有安装好。 如果在设备管理里如上图，则重新下载驱动。位置如下图： 下载完后可见： 可能是另一个驱动没安装好。可以直接去安装vivado的地址寻找安装包并重新安装。在我的电脑上地址为：D:\X
Vivado2018.3_版本的licence.rar
08-06
1. **许可证管理**：Vivado 2018.3 的许可证是设计者能够激活和使用软件的关键。许可证通常包括不同模块的功能，如Synthesis（综合）、Simulation（仿真）、Place & Route（布局布线）等。许可证文件（.dat或.lic...
vivado 2018.3 License
01-27
Vivado 2018.3 License 文件是确保你能够合法并完整地使用此版本工具的关键。这个许可证文件通常包含了一系列的授权信息，包括能够使用的功能模块、有效期限以及许可数量等。例如，它可能包含对Synthesis、...
vivado2018.3license.zip
07-04
vivado 2018 license 支持2018.1/2018.2/2018.3等版本
Vivado2018.3_license
01-18
针对硬件开发Vivador 2018.3，license确定一定以及肯定可以使用的，我已经在PC上确认过了。我的PC是Dell的，操作系统是Win10。
工作过程中所遇到的Vivado问题及解决方案
weixin_51768108的博客
12-12 1900
解决方法：需要把自定义IP中Makefile的文件做修改，Drivers，PSU,FSBL都要做修改，后续发现在PMU这里的Makefile也需要做修改。解决方法：任务管理器hw_sever，Vivado版本不同冲突会有此现象，需要关掉。5.Vitis在烧录Qspi方式过程中中断失败，在排除软件和硬件原因无果。6.Vitis创建RF工程一直出现‘out of data’现象。1. 连接不上板子Hardware Manager。解决方法：打开任务管理器，关闭 hw_sever。网口传输Lwip数据包设置。
Vivado无法连接到ZedBoard开发板
molldan的博客
03-31 1313
3.当时的连接是，USB线连接到了串口上（J14，收到了网上视频的干扰），网上搜了一下，说是驱动有问题，然后去电脑的硬件管理器看了一下，确实是没有驱动，然后去找了好久的串口驱动都是收费的（这里放上下载链接链接：https://pan.baidu.com/s/1-XHOH_dFfjrGuNyka2eR7A?2.开发板是实验室的，就直接拿来用了，当时去寻找了ZedBoard的资料，找到了一些视频去做参考，但是都没有说连接方法。（这里我应该找硬件手册的，但是资料是全英文的，就懒得去看）。
vivado链接不上开发板最有可能原因
abc763274289的博客
07-06 1万+
文章目录vivado链接不上开发板最有可能原因 vivado链接不上开发板最有可能原因 vivado链接不上开发板最有可能原因 我们在使用vivado平台进行FPGA工程开发的时候，往往会遇到这样的情况：明明我们的FPGA电路板和我们的计算机之间的物理链接没有任何问题，但是vivado就是识别不到我们的开发板。这个时候很有可能是vivado软件安装时候自带的一个驱动文件install_digilent.exe 没有安装成功，或者安装成功但是又被其它的第三方电脑管理软件错误卸载了。这个时候我们只需要到自己计算
vivado应用hardware manager进行JTAG调试常见问题
晨曦微露
10-14 2万+
一、连接问题 有时会无法连接target，可能的原因。 A.目标硬件可能无法运行在缺省的target频率。 可以调整硬件target或者线缆的TCK管脚时钟频率。不同器件的特性可能不同。 B. IR(instruction register)长度不符 Vivado工具自动设置不同器件的IR长度，可能与实际不符...
职业教育中心 ASP教育中心网站程序网站源码，网站系统模板源码32.rar
最新发布
09-23
项目工程资源经过严格测试可直接运行成功且功能正常的情况才上传，可轻松copy复刻，拿到资料包后可轻松复现出一样的项目，本人系统开发经验充足（随意编程），有任何使用问题欢迎随时与我联系，我会及时为您解惑，提供帮助 【资源内容】：项目具体内容可查看/点击本页面下方的*资源详情*，包含完整源码+工程文件+说明（若有）等。【若无VIP，此资源可私信获取】 【本人专注IT领域】：有任何使用问题欢迎随时与我联系，我会及时解答，第一时间为您提供帮助 【附带帮助】：若还需要相关开发工具、学习资料等，我会提供帮助，提供资料，鼓励学习进步 【适合场景】：相关项目设计中，皆可应用在项目开发、毕业设计、课程设计、期末/期中/大作业、工程实训、大创等学科竞赛比赛、初期项目立项、学习/练手等方面中 可借鉴此优质项目实现复刻，也可基于此项目来扩展开发出更多功能 #注 1. 本资源仅用于开源学习和技术交流。不可商用等，一切后果由使用者承担 2. 部分字体及插图等来自网络，若是侵权请联系删除，本人不对所涉及的版权问题或内容负法律责任。收取的费用仅用于整理和收集资料耗费时间的酬劳 3. 积分资源不提供使用问题指导/解答
请完整描述如何用vivado2018.3实现一个8位FFT运算器从工程建立到仿真实现的全过程
06-06
下面是一个使用 Vivado 2018.3 实现一个 8 位 FFT 运算器的全过程： 1. 创建 Vivado 工程 打开 Vivado 2018.3，点击 "Create Project" 创建一个新的工程，输入工程名和工程路径，选择 RTL 项目类型，选择一个默认的工程目录，然后点击 "Next"。 在 "Add Sources" 步骤中，选择 "Create File"，输入文件名和文件路径，选择 Verilog 文件类型，然后点击 "Finish"。在弹出的对话框中，选择 "Add to Project"，然后点击 "OK"。 在 "Add Constraints" 步骤中，选择 "Create File"，输入文件名和文件路径，选择 XDC 文件类型，然后点击 "Finish"。在弹出的对话框中，选择 "Add to Project"，然后点击 "OK"。 在 "Default Part" 步骤中，选择你所使用的 FPGA 型号，然后点击 "Next"。 在 "New Project Summary" 步骤中，确认工程信息，然后点击 "Finish"。 2. 编写 FFT 运算器代码 在 Vivado 中，我们可以使用 IP 核实现 FFT 运算器，也可以手动编写 FFT 运算器的 Verilog 代码。下面是一个手动编写 8 位 FFT 运算器的 Verilog 代码示例： ```verilog module fft_8(input clk, input rst, input signed [7:0] din_real, input signed [7:0] din_imag, output reg signed [7:0] dout_real, output reg signed [7:0] dout_imag); parameter N = 8; // 定义旋转因子 complex signed [7:0] w[N/2]; // 定义蝴蝶运算 task butterfly; input signed [7:0] x_real; input signed [7:0] x_imag; input signed [7:0] y_real; input signed [7:0] y_imag; output reg signed [7:0] out_real; output reg signed [7:0] out_imag; input signed [7:0] wr_real; input signed [7:0] wr_imag; begin out_real = x_real + y_real * wr_real - y_imag * wr_imag; out_imag = x_imag + y_real * wr_imag + y_imag * wr_real; end endtask // 初始化旋转因子 initial begin for (int i = 0; i < N/2; i++) begin w[i] = exp(-2 * $realtime * i * $clog2(N) / N); end end // FFT 运算 always @(posedge clk) begin if (rst) begin dout_real <= 0; dout_imag <= 0; end else begin complex signed [7:0] x[N]; complex signed [7:0] y[N]; // 输入数据重排 for (int i = 0; i < N; i++) begin x[i] = {din_real, din_imag}; end for (int i = 0; i < N; i += 2) begin y[i/2] = x[i]; y[i/2 + N/2] = x[i+1]; end // 蝴蝶运算 for (int i = 0; i < N/2; i++) begin butterfly(y[i].real, y[i].imag, y[i+N/2].real, y[i+N/2].imag, y[i].real, y[i].imag, w[i].real, w[i].imag); end // 输出数据重排 for (int i = 0; i < N; i += 2) begin dout_real <= y[i].real; dout_imag <= y[i].imag; end end end endmodule ``` 以上代码中，我们手动编写了一个 8 位 FFT 运算器，使用了 Verilog 的复杂数类型 `complex signed [7:0]`。在 `initial` 块中，我们初始化了旋转因子 `w`，在 `always` 块中，我们实现了 FFT 运算的主要逻辑，包括输入数据重排、蝴蝶运算和输出数据重排。 3. 添加测试代码 为了测试 FFT 运算器的功能，我们需要添加一些测试代码。下面是一个简单的测试代码示例： ```verilog module fft_8_tb; // 定义时钟和复位信号 reg clk; reg rst; // 定义输入和输出信号 reg signed [7:0] din_real; reg signed [7:0] din_imag; wire signed [7:0] dout_real; wire signed [7:0] dout_imag; // 实例化被测试的模块 fft_8 dut( .clk(clk), .rst(rst), .din_real(din_real), .din_imag(din_imag), .dout_real(dout_real), .dout_imag(dout_imag) ); // 时钟生成器 always #10 clk = ~clk; // 复位信号生成器 initial begin rst = 1; #100; rst = 0; end // 输入数据生成器 initial begin din_real = 8'sb00000001; din_imag = 8'sb00000000; #10; din_real = 8'sb00000000; din_imag = 8'sb00000001; #10; din_real = 8'sb00000001; din_imag = 8'sb00000001; #10; din_real = 8'sb11111111; din_imag = 8'sb11111111; #10; end // 输出数据检查 always @(posedge clk) begin case (dout_real) 8'sb00000001: $display("FFT result is correct!"); default: $display("FFT result is incorrect!"); endcase end endmodule ``` 以上代码中，我们定义了时钟信号 `clk` 和复位信号 `rst`，以及输入信号 `din_real` 和 `din_imag`，以及输出信号 `dout_real` 和 `dout_imag`。我们将被测试的模块 `fft_8` 实例化为 `dut`，并将输入和输出信号连接到 `dut` 的输入输出端口上。 在测试代码中，我们使用了一个简单的时钟生成器和复位信号生成器，以及一个输入数据生成器，生成了一些输入数据用于测试。在输出数据检查部分，我们通过检查 `dout_real` 的值是否等于 `8'sb00000001` 来判断 FFT 运算的结果是否正确。 4. 运行仿真 在 Vivado 中，我们可以使用仿真工具验证我们的设计是否正确。在此之前，我们需要进行一些设置。 首先，我们需要设置仿真工具。在 Vivado 的主界面上，点击 "Open Simulator" 打开仿真工具。然后，选择 "Xsim" 仿真器，并选择 "Create New Simulation Set"。在弹出的对话框中，输入仿真集名称和仿真文件路径，然后点击 "OK"。 接下来，我们需要设置仿真波形。在仿真工具界面上，点击 "Add Waveform" 添加一个新的波形，然后选择我们要仿真的信号，包括时钟信号 `clk`，复位信号 `rst`，输入信号 `din_real` 和 `din_imag`，以及输出信号 `dout_real` 和 `dout_imag`。 最后，我们可以运行仿真。在仿真工具界面上，点击 "Run Simulation" 开始仿真。在仿真过程中，我们可以观察信号的波形，以确定设计是否正确。 5. 生成比特流文件 当我们确认设计正确无误后，我们就可以生成比特流文件，用于烧录到 FPGA 中运行。在 Vivado 中，我们可以使用 "Generate Bitstream" 工具生成比特流文件。 在 Vivado 的主界面上，点击 "Generate Bitstream"，然后选择 "Open Implemented Design"。在弹出的对话框中，选择 "Yes"，然后点击 "OK"。在比特流生成完成后，可以在 "Project Manager" 界面上的 "Generated Sources" 中找到生成的比特流文件。 6. 烧录到 FPGA 中运行 最后，我们需要将生成的比特流文件烧录到 FPGA 中运行。这个过程可以使用 Vivado 中的烧录工具完成。具体步骤如下： - 连接 FPGA 开发板和计算机，并将开发板设置为烧录模式； - 在 Vivado 的主界面上，选择 "Open Hardware Manager"； - 在 "Hardware Manager" 界面上，点击 "Open Target"，选择连接的 FPGA 开发板； - 在 "Hardware Manager" 界面上，点击 "Program Device"，选择生成的比特流文件，然后开始烧录； - 等待烧录完成后，可以使用开发板上的 LED 灯等外设验证 FFT 运算器的功能。 以上就是使用 Vivado 2018.3 实现一个 8 位 FFT 运算器的全过程。需要注意的是，实际设计过程中需要根据具体情况进行调整，比如根据实际需求选择不同的 FFT 算法、数据位宽等等。
评论 2
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值