ADC串口控制（3）

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分类专栏： FPGA学习 文章标签： fpga开发
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本文链接：https://blog.csdn.net/orange_life/article/details/153619103 

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// Copyright (c) 2014-2025 All rights reserved
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// Author : lvjitao lvjitao_o@163.com
// File   : adc_ctrl_ads1256.v
// Create : 2025-10-18 09:06:14
// Revise : 2025-10-21 19:50:17
// Editor : sublime text3, tab size (4)
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`timescale  1ns/1ps


module adc_ctrl_ads1256(
	//uart
	input	wire		clk,
	input	wire		rst_n,

	input	wire [7:0]	pi_data_rx,

	input	wire		pi_flag_rx,
	output	wire [7:0]	po_data_tx,
	output	wire		po_flag_tx,		

	//1256	spi	interface\
	input	wire		miso,

	output	wire		cs_n,
	output	reg		sclk,
	output	wire		mosi,

	//1256	ads1256 signal\
	input	wire		drdy,		//adctive low

	output	reg		reset,		//adctive low
	output 	wire		sync		//adctive low
	

    );

localparam	IDLE		=	10'b0000000001;
localparam	PREPARE_C	=	10'b0000000010;
localparam	WREG		=	10'b0000000100;
localparam	SYNC_S		=	10'b0000001000;
localparam	WAKEUP		=	10'b0000010000;
localparam	WAIT1		=	10'b0000100000;
localparam	RDATAC		=	10'b0001000000;
localparam	MISO_S		=	10'b0010000000;
localparam	WAIT2		=	10'b0100000000;
localparam	SDATAC		=	10'b1000000000;

localparam	RESET_MAX 	= 	500 - 1;
localparam 	CLK_CNT_MAX	= 	50 - 1;
localparam	STATE_CNT_MAX = 34;

localparam	SY_WA_RD_STATE_CNT_MAX = 18;

//cmd
localparam	CMD_WREG	=	24'h510078;
localparam	CMD_SYNC	=	8'hFC;
localparam	CMD_WAKEUP	=	8'hFF;
localparam	CMD_RDATAC	= 	8'h03;
localparam	CMD_SDATAC	=	8'h0F;

reg [9:0] 	state;
reg [1:0]	drdy_reg = 0;

reg [8:0]	reset_adc_cnt;

reg [5:0]	clk_cnt;
reg [5:0]	state_cnt;
reg [56:0]	shift_reg;

//delet
reg 		mosi_wreg;
reg 		mosi_sync;
reg 		mosi_wakeup;
reg 		mosi_rdatac;


assign cs_n = 1'b0;
assign sync = 1'b1;


always @(posedge clk ) begin
	if (rst_n == 1'b0) begin
		// reset
		reset_adc_cnt <= 'd0;
	end
	else if (reset_adc_cnt != RESET_MAX) begin
		reset_adc_cnt <= reset_adc_cnt + 1'b1;
	end
end

always @(posedge clk ) begin
	if (rst_n == 1'b0) begin
		// reset
		reset <= 1'b0;
	end
	else if (reset_adc_cnt == RESET_MAX) begin
		reset <= 1;
	end
end



always @(posedge clk ) begin
	if (rst_n == 1'b0) begin
		// reset
		state <= 'd0;
	end
	else case (state)
		IDLE: begin
			if (pi_flag_rx == 1'b1 && pi_data_rx == 8'hcc) begin
				state <= PREPARE_C;
			end
			else begin
				state <= IDLE;
			end
		end

		PREPARE_C: begin
			if (drdy_reg == 2'b10) begin
				state <= WREG;
			end
			else begin
				state <= PREPARE_C;
			end
		end

		WREG: begin
			if (state_cnt == STATE_CNT_MAX && clk_cnt == CLK_CNT_MAX) begin
				state <= SYNC_S;
			end
		end

		SYNC_S: begin
			if (state_cnt == SY_WA_RD_STATE_CNT_MAX && clk_cnt == CLK_CNT_MAX) begin
				state <= WAKEUP;
			end
		end

		WAKEUP: begin
			if (state_cnt == SY_WA_RD_STATE_CNT_MAX && clk_cnt == CLK_CNT_MAX) begin
				state <= WAIT1;
			end
		end

		WAIT1: begin
			if (drdy_reg ==  2'b10) begin
				state <= RDATAC;
			end
		end

		RDATAC: begin
			if (state_cnt == SY_WA_RD_STATE_CNT_MAX && clk_cnt == CLK_CNT_MAX) begin
				state <= MISO_S;
			end
		end


		default: state <= IDLE;

	endcase
end



always @(posedge clk ) begin
	drdy_reg <= {drdy_reg[0], drdy};
end

always @(posedge clk ) begin
	if (rst_n == 1'b0) begin
		// reset
		clk_cnt <= 0;
	end

	else if (state == WREG || state == SYNC_S || state == WAKEUP || state == RDATAC) begin
		if (clk_cnt == CLK_CNT_MAX) begin
			clk_cnt <= 0;
		end

		else begin
			clk_cnt <= clk_cnt + 1'b1;
		end
	end

end

always @(posedge clk ) begin
	if (rst_n == 'b0) begin
		// reset
		state_cnt <=  'd0;
	end
	else if (state == WREG ) begin
		if (state_cnt ==STATE_CNT_MAX && clk_cnt == CLK_CNT_MAX) begin
			state_cnt <= 'd0;
		end
		else  if(clk_cnt == CLK_CNT_MAX)  begin
			state_cnt <= state_cnt + 1'd1;
		end
	end

	else if (state == SYNC_S || state == WAKEUP || state == RDATAC) begin
		if (state_cnt ==SY_WA_RD_STATE_CNT_MAX && clk_cnt == CLK_CNT_MAX) begin
			state_cnt <= 'b0;
		end
		else  if(clk_cnt == CLK_CNT_MAX)  begin
			state_cnt <= state_cnt + 1'd1;
		end
	end

	else begin
		state_cnt <= 'b0;
	end
end

always @(posedge clk ) begin
	if (rst_n == 0) begin
		// reset
		sclk <= 0;
	end
	else if ((state == WREG && state_cnt <= 'd23) || ((state == SYNC_S || state == WAKEUP || state == RDATAC) && state_cnt <= 'd8)) begin
		 	if (clk_cnt == CLK_CNT_MAX[6:1]) begin
				sclk <= 1'b1;
			end
			else if (clk_cnt == CLK_CNT_MAX) begin
				sclk <= 1'b0;
			end
	end


	else begin
		sclk <= 0;
	end

end


always @(posedge clk ) begin
	if (rst_n == 0) begin
		// reset
		shift_reg <= {CMD_WREG, CMD_SYNC, CMD_WAKEUP, CMD_RDATAC, CMD_SDATAC};
	end
	else if (state ==IDLE) begin
		shift_reg <= {CMD_WREG, CMD_SYNC,CMD_WAKEUP, CMD_RDATAC, CMD_SDATAC};
	end
	else if ((state == WREG && state_cnt >= 1'd1 &&state_cnt <= 'd24) || ((state == SYNC_S || state == WAKEUP || state == RDATAC) && state_cnt >= 1'd1 &&state_cnt <= 'd8)) begin
		if (clk_cnt == CLK_CNT_MAX[6:1]) begin
			shift_reg <= {shift_reg[54:0], 1'b0 };
		end
	end
end




always @(*) begin
	if (state == WREG && state_cnt <= 'd23) begin
		// reset 
		mosi_wreg = shift_reg[55];
	end
	else begin
		mosi_wreg = 1'b0;
	end
end



always @(*) begin
	if (state == SYNC_S && state_cnt <= 'd8) begin
		// reset 
		mosi_sync = shift_reg[55];
	end
	else begin
		mosi_sync = 1'b0;
	end
end



always @(*) begin
	if (state == WAKEUP && state_cnt <= 'd8) begin
		// reset 
		mosi_wakeup = shift_reg[55];
	end
	else begin
		mosi_wakeup = 1'b0;
	end
end



always @(*) begin
	if (state == RDATAC && state_cnt <= 'd8) begin
		// reset 
		mosi_rdatac = shift_reg[55];
	end
	else begin
		mosi_rdatac = 1'b0;
	end
end


endmodule


// -----------------------------------------------------------------------------
// Copyright (c) 2014-2025 All rights reserved
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// Author : lvjitao lvjitao_o@163.com
// File   : adc_ctrl_ads1256.v
// Create : 2025-10-18 09:06:14
// Revise : 2025-10-21 20:43:12
// Editor : sublime text3, tab size (4)
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`timescale  1ns/1ps


module adc_ctrl_ads1256(
	//uart
	input	wire		clk,
	input	wire		rst_n,

	input	wire [7:0]	pi_data_rx,

	input	wire		pi_flag_rx,
	output	wire [7:0]	po_data_tx,
	output	wire		po_flag_tx,		

	//1256	spi	interface\
	input	wire		miso,

	output	wire		cs_n,
	output	reg		sclk,
	output	wire		mosi,

	//1256	ads1256 signal\
	input	wire		drdy,		//adctive low

	output	reg		reset,		//adctive low
	output 	wire		sync		//adctive low
	

    );

localparam	IDLE		=	10'b0000000001;
localparam	PREPARE_C	=	10'b0000000010;
localparam	WREG		=	10'b0000000100;
localparam	SYNC_S		=	10'b0000001000;
localparam	WAKEUP		=	10'b0000010000;
localparam	WAIT1		=	10'b0000100000;
localparam	RDATAC		=	10'b0001000000;
localparam	MISO_S		=	10'b0010000000;
localparam	WAIT2		=	10'b0100000000;
localparam	SDATAC		=	10'b1000000000;

localparam	RESET_MAX 	= 	500 - 1;
localparam 	CLK_CNT_MAX	= 	50 - 1;
localparam	STATE_CNT_MAX = 34;

localparam	SY_WA_RD_STATE_CNT_MAX = 18;

localparam	MISO_S_CNT_MAX 	=	24 - 1;

//cmd
localparam	CMD_WREG	=	24'h510078;
localparam	CMD_SYNC	=	8'hFC;
localparam	CMD_WAKEUP	=	8'hFF;
localparam	CMD_RDATAC	= 	8'h03;
localparam	CMD_SDATAC	=	8'h0F;

reg [9:0] 	state;
reg [1:0]	drdy_reg = 0;

reg [8:0]	reset_adc_cnt;

reg [5:0]	clk_cnt;
reg [5:0]	state_cnt;
reg [56:0]	shift_reg;

//delet
reg 		mosi_wreg;
reg 		mosi_sync;
reg 		mosi_wakeup;
reg 		mosi_rdatac;

reg [23:0]	mosi_data;
reg 		data_flag;




assign cs_n = 1'b0;
assign sync = 1'b1;


always @(posedge clk ) begin
	if (rst_n == 1'b0) begin
		// reset
		reset_adc_cnt <= 'd0;
	end
	else if (reset_adc_cnt != RESET_MAX) begin
		reset_adc_cnt <= reset_adc_cnt + 1'b1;
	end
end

always @(posedge clk ) begin
	if (rst_n == 1'b0) begin
		// reset
		reset <= 1'b0;
	end
	else if (reset_adc_cnt == RESET_MAX) begin
		reset <= 1;
	end
end



always @(posedge clk ) begin
	if (rst_n == 1'b0) begin
		// reset
		state <= 'd0;
	end
	else case (state)
		IDLE: begin
			if (pi_flag_rx == 1'b1 && pi_data_rx == 8'hcc) begin
				state <= PREPARE_C;
			end
			else begin
				state <= IDLE;
			end
		end

		PREPARE_C: begin
			if (drdy_reg == 2'b10) begin
				state <= WREG;
			end
			else begin
				state <= PREPARE_C;
			end
		end

		WREG: begin
			if (state_cnt == STATE_CNT_MAX && clk_cnt == CLK_CNT_MAX) begin
				state <= SYNC_S;
			end
		end

		SYNC_S: begin
			if (state_cnt == SY_WA_RD_STATE_CNT_MAX && clk_cnt == CLK_CNT_MAX) begin
				state <= WAKEUP;
			end
		end

		WAKEUP: begin
			if (state_cnt == SY_WA_RD_STATE_CNT_MAX && clk_cnt == CLK_CNT_MAX) begin
				state <= WAIT1;
			end
		end

		WAIT1: begin
			if (drdy_reg ==  2'b10) begin
				state <= RDATAC;
			end
		end

		RDATAC: begin
			if (state_cnt == SY_WA_RD_STATE_CNT_MAX && clk_cnt == CLK_CNT_MAX) begin
				state <= MISO_S;
			end
		end

		MISO_S:begin
			if (state_cnt == MISO_S_CNT_MAX || clk_cnt ==CLK_CNT_MAX) begin
				state <= WAIT2;
			end
		end

		WAIT2: begin
			if (drdy_reg == 2'b10) begin
				state <= MISO_S;
			end

		end



		default: state <= IDLE;

	endcase
end



always @(posedge clk ) begin
	drdy_reg <= {drdy_reg[0], drdy};
end

always @(posedge clk ) begin
	if (rst_n == 1'b0) begin
		// reset
		clk_cnt <= 0;
	end

	else if (state == WREG || state == SYNC_S || state == WAKEUP || state == RDATAC || state == MISO_S) begin
		if (clk_cnt == CLK_CNT_MAX) begin
			clk_cnt <= 0;
		end

		else begin
			clk_cnt <= clk_cnt + 1'b1;
		end
	end

end

always @(posedge clk ) begin
	if (rst_n == 'b0) begin
		// reset
		state_cnt <=  'd0;
	end
	else if (state == WREG ) begin
		if (state_cnt ==STATE_CNT_MAX && clk_cnt == CLK_CNT_MAX) begin
			state_cnt <= 'd0;
		end
		else  if(clk_cnt == CLK_CNT_MAX)  begin
			state_cnt <= state_cnt + 1'd1;
		end
	end

	else if (state == SYNC_S || state == WAKEUP || state == RDATAC) begin
		if (state_cnt ==SY_WA_RD_STATE_CNT_MAX && clk_cnt == CLK_CNT_MAX) begin
			state_cnt <= 'b0;
		end
		else  if(clk_cnt == CLK_CNT_MAX)  begin
			state_cnt <= state_cnt + 1'd1;
		end
	end

	else if (state == MISO_S) begin
		if (state_cnt ==MISO_S_CNT_MAX && clk_cnt == CLK_CNT_MAX) begin
			state_cnt <= 'd0;
		end
		else  if(clk_cnt == CLK_CNT_MAX)  begin
			state_cnt <= state_cnt + 1'd1;
		end

	end

	else begin
		state_cnt <= 'b0;
	end
end



always @(posedge clk ) begin
	if (rst_n == 0) begin
		// reset
		sclk <= 0;
	end
	else if ((state == WREG && state_cnt <= 'd23) || ((state == SYNC_S || state == WAKEUP || state == RDATAC) && state_cnt <= 'd8) || state == MISO_S) begin
		 	if (clk_cnt == CLK_CNT_MAX[6:1]) begin
				sclk <= 1'b1;
			end
			else if (clk_cnt == CLK_CNT_MAX) begin
				sclk <= 1'b0;
			end
	end


	else begin
		sclk <= 0;
	end

end


always @(posedge clk ) begin
	if (rst_n == 0) begin
		// reset
		shift_reg <= {CMD_WREG, CMD_SYNC, CMD_WAKEUP, CMD_RDATAC, CMD_SDATAC};
	end
	else if (state ==IDLE) begin
		shift_reg <= {CMD_WREG, CMD_SYNC,CMD_WAKEUP, CMD_RDATAC, CMD_SDATAC};
	end
	else if ((state == WREG && state_cnt >= 1'd1 &&state_cnt <= 'd24) || ((state == SYNC_S || state == WAKEUP || state == RDATAC) && state_cnt >= 1'd1 &&state_cnt <= 'd8)) begin
		if (clk_cnt == CLK_CNT_MAX[6:1]) begin
			shift_reg <= {shift_reg[54:0], 1'b0 };
		end
	end
end



always @(posedge clk ) begin
	if (rst_n == 0) begin
		// reset
		mosi_data <= 0;
	end
	else if (state == MISO_S ) begin
		if (clk_cnt == CLK_CNT_MAX) begin
			mosi_data <= {mosi_data[22:0], miso};
		end
	end
end




always @(posedge clk) begin
	if (rst_n == 0) begin
		// reset
		data_flag <= 1'b0;
	end
	else if (state_cnt == MISO_S_CNT_MAX && state == MISO_S && clk_cnt == CLK_CNT_MAX) begin
		data_flag <= 1'b1;
	end
	else begin
		data_flag <= 0;
	end
end



always @(*) begin
	if (state == WREG && state_cnt <= 'd23) begin
		// reset 
		mosi_wreg = shift_reg[55];
	end
	else begin
		mosi_wreg = 1'b0;
	end
end



always @(*) begin
	if (state == SYNC_S && state_cnt <= 'd8) begin
		// reset 
		mosi_sync = shift_reg[55];
	end
	else begin
		mosi_sync = 1'b0;
	end
end



always @(*) begin
	if (state == WAKEUP && state_cnt <= 'd8) begin
		// reset 
		mosi_wakeup = shift_reg[55];
	end
	else begin
		mosi_wakeup = 1'b0;
	end
end



always @(*) begin
	if (state == RDATAC && state_cnt <= 'd8) begin
		// reset 
		mosi_rdatac = shift_reg[55];
	end
	else begin
		mosi_rdatac = 1'b0;
	end
end


endmodule

// -----------------------------------------------------------------------------
// Copyright (c) 2014-2025 All rights reserved
// -----------------------------------------------------------------------------
// Author : lvjitao lvjitao_o@163.com
// File   : tb_adc_ctrl_ads1256.v
// Create : 2025-10-18 16:17:48
// Revise : 2025-10-21 20:40:50
// Editor : sublime text3, tab size (4)
// -----------------------------------------------------------------------------
`timescale  1ns/1ps


module tb_adc_ctrl_ads1256(

    );

reg 		clk, rst_n;
reg 		pi_flag;
reg [7:0] 	pi_data;

wire 		sclk;
wire		cs_n, mosi, reset;
reg			drdy;

reg			miso;
reg [9:0]			tb_state;

wire 		state_match_flag;
reg [23:0]	adc_data;


assign state_match_flag = (tb_state == 10'h080) ? 1'b1 : 1'b0 ;

initial begin
	clk = 0;
	rst_n = 0;
	repeat(10) @(posedge clk);
	rst_n = 1;
end


always #10 clk = ~clk; 


initial begin
	drdy	= 0;
	pi_flag = 0;
	pi_data = 0;
	#10;
	@(posedge rst_n);
	repeat(10) @(posedge clk);
	pi_flag <= 1;
	pi_data <= 8'hcc;
	@(posedge clk);
	pi_flag <= 1'b0;

end


initial begin
	#10;
	gen_drdy();
end


initial begin
	adc_data = 0;
	miso = 0;
	force tb_state =  inst_adc_ctrl_ads1256.state;
	#10;
	gen_miso();

end

task gen_miso;
	integer i,j;
	begin
		for( j= 0; j<100; j=j+1) begin
			

			@(posedge state_match_flag) ;
			@(posedge sclk);
			miso = adc_data[23];
			for (int i = 0; i<23; i=i+1) begin
				@(posedge sclk);
				miso = adc_data[23 - i - 1];
			end
			adc_data = adc_data + 1'b1;

		end

	end


endtask

task gen_drdy;
	integer i;
	begin
		for(i=0; i<1000; i=i+1)begin
			drdy <= 0;
			#31000;
			drdy <= 1;
			#2333;


		end
	end


endtask



	adc_ctrl_ads1256 inst_adc_ctrl_ads1256(
			.clk        (clk),
			.rst_n      (rst_n),
			.pi_data_rx (pi_data),
			.pi_flag_rx (pi_flag),
			.po_data_tx (),
			.po_flag_tx (),
			.miso       (miso),
			.cs_n       (cs_n),
			.sclk       (sclk),
			.mosi       (mosi),
			.drdy       (drdy),
			.reset      (reset),
			.sync       (sync)
		);



endmodule

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weixin_39727934的博客
04-02 1018
1引言随着数字电路应用范围和数量的不断增加,ADC(模数转换模块)的使用也越来越广泛,ADC主要用于把模拟信号变换为数字信号,它的性能直接决定了系统性能的好坏,因此对ADC性能的测试显得尤为重要。ADC性能一般包括静态性能和动态性能,当输入信号频率和采样速率很高时,对ADC动态性能有很高的要求。对ADC的动态性能进行测试的方法很多,但都比较复杂,许多方法还需要使用价格昂贵的仪器设备,如何快速简便地...
采用ADS1256的SPI接口ADC控制
orange_life的博客
10-16 622
本文介绍了基于TI公司ADS1256芯片实现数据采集与传输的系统设计。该系统通过串口指令控制ADC采集振动/音频信号，经DAC转换后通过Matlab实时显示。重点阐述了SPI通信时序参数设置（SCLK周期1μs）、寄存器配置方法（如WREG指令格式）以及连续读取模式的状态机设计（包含IDLE到SDATAC共8个状态）。系统采用921600波特率，利用RDATAC命令实现连续数据读取，并详细说明了各状态转换条件及数据读取时序要求（如t6=10μs等待时间）。该设计为高精度数据采集系统提供了完整的硬件控制和通信
STM32 ADC、OLED、串口通信融合，塑造智能控制新体验
weixin_65470396的博客
04-08 1501
通过本示例，读者可以了解如何配置STM32的GPIO、UART1和ADC模块，实现基于软件触发的ADC转换，并将转换结果显示在OLED屏幕上和通过串口发送到PC端进行实时监测。
STM32+4路ADC +串口打印数据
11-08
在本项目中，“STM32+4路ADC +串口打印数据”指的是利用STM32的4个模拟输入通道（ADC，Analog-to-Digital Converter）进行模拟信号的数字化，并通过串行通信接口（UART，Universal Asynchronous Receiver/...
TI高速并行AD转换器ADC12D1600的Verilog控制程序及其串口数据输出应用
08-08
文章重点讨论了用Verilog编写的控制程序，该程序实现了对ADC12D1600的精准控制，并通过串口将数据输出至上位机。此外，文中还探讨了DDR数据采样和降速采样等实用技巧，并展示了程序在高低温环境下的稳定运行情况。 ...
adc.zip_adc串行_adc串行数据传送
09-23
标题中的"adc.zip_adc串行_adc串行数据传送"表明这是一个关于模拟数字转换（ADC）技术的项目，特别关注的是如何通过串行通信方式来传输ADC转换后...它涵盖了模拟数字转换、串行通信和硬件接口控制等多个方面的知识点。
STM32-ADC.rar_STM32 ADC 串口_STM32 ADC串口_stm32 ad 串口_stm32 adc_stm
09-24
总的来说，这个STM32 ADC串口示例提供了一个实用的方法，教用户如何在STM32微控制器上采集模拟信号并将其转化为数字数据，通过串口发送给其他设备或系统，如PC的终端软件，进行进一步处理和显示。对于学习STM32 ADC...
adc.rar_串口 继电器_串口控制_串口继电器_网络 控制_网络继电器
09-20
标题中的“adc.rar”可能是一个压缩文件，包含了与串口和继电器控制相关的资源，而“串口 继电器_串口控制_串口继电器_网络 控制_网络继电器”这部分描述了该文件涉及的主要技术领域。从描述中我们可以了解到这是一...
FPGA中，“按键控制LED灯实验”学习中常见问题、解决思路和措施以及经验总结！！！（新手必看）
qyq_yyds的博客
10-22 809
按键控制LED实验是从"纯输出"到"输入+输出"系统的重要跨越。直面真实世界的复杂性：物理器件的不完美性掌握数字系统关键技术：同步化、消抖、边沿检测建立系统设计思维：模块化、接口定义、时序协调培养工程实践能力：调试、分析、解决问题的能力这个实验的成功实现，标志着你已经具备了处理基本数字系统输入输出交互的能力，为后续学习更复杂的接口协议（UART、SPI、I2C）和系统设计打下了坚实基础。
锁存器、寄存器、计数器、边沿检测电路和分频电路设计的说明介绍
qyq_yyds的博客
10-21 1229
锁存器是一种电平敏感的存储元件，在使能信号有效期间透明传输数据，使能信号无效时锁存保持数据。寄存器是边沿触发的存储元件，通常由D触发器构成，是同步数字电路的基础。计数器是数字系统中最基本的时序电路之一，用于对时钟脉冲进行计数。用于检测输入信号的上升沿或下降沿，在按键检测、状态机触发等场景中非常有用。将输入时钟频率进行分频，产生较低频率的时钟信号。
FPGA中，“流水灯实验”学习中常见问题、解决思路和措施以及经验总结！！！（新手必看）
qyq_yyds的博客
10-22 803
流水灯实验看似简单，实则是FPGA学习的微型全景图。它让你在解决具体问题的过程中，自然而然地掌握了数字设计的核心概念和开发流程的所有关键环节。遇到的每一个困惑都是宝贵的学习机会，解决它们的过程就是在构建你的硬件设计能力体系。当你最终看到LED按照预期流动时，你收获的不仅是一个闪烁的灯，而是整个FPGA设计思维的启蒙。
FPGA Debug：Vivado程序综合卡在了Run Synthesis
最新发布
FPGA_小田老师的博客
10-24 331
本文针对程序综合卡在RunSynthDesign的问题进行分析定位。通过逐步增大数组参数PKG_LEN测试发现，当PKG_LEN=1024时综合失败，推断是LUT资源超限。分析认为reg数组可能被默认实现为触发器堆栈，尝试强制使用BlockRAM未果，原因是复杂寻址逻辑不符合块RAM推断规则。最终因资源不足，决定取消FPGA中的组包功能，终止问题排查。
stm32ADC串口控制
03-23
### 使用STM32通过串口控制ADC 在STM32微控制器中，可以通过串口发送命令来触发ADC转换并读取其结果。以下是具体实现方法以及示例代码。 #### 1. 初始化硬件资源 为了完成此功能，需要初始化以下几个模块： - **ADC模块**：用于采集模拟信号。 - **USART模块**：用于接收来自PC端的指令并将ADC采样结果显示到终端。 - **GPIO模块**：配置与ADC相连的通道引脚为模拟输入模式。 这些初始化操作可以基于HAL库或者标准外设库完成[^1]。 #### 2. 配置ADC参数 根据需求设置分辨率、扫描方向以及其他必要的选项。例如，在本项目中可能只需要单次转换模式下的某个特定通道的数据[^2]。 ```c // ADC Initialization Function static void MX_ADC_Init(void) { hadc.Instance = ADC1; hadc.Init.ClockPrescaler = ADC_CLOCK_SYNC_PCLK_DIV4; // 设置时钟分频因子 hadc.Init.Resolution = ADC_RESOLUTION_12B; // 设定分辨率为12位 hadc.Init.ScanConvMode = DISABLE; // 关闭连续转换模式 hadc.Init.ContinuousConvMode = DISABLE; // 单一转换模式 hadc.Init.DiscontinuousConvMode = DISABLE; // 不启用不连续转换模式 hadc.Init.ExternalTrigConvEdge = ADC_EXTERNALTRIGCONVEDGE_NONE;//无外部触发源 hadc.Init.DataAlign = ADC_DATAALIGN_RIGHT; // 数据右对齐 HAL_ADC_Init(&hadc); } ``` #### 3. 实现串口中断服务程序 当接收到指定字符（比如‘A’）时启动一次新的ADC转换过程，并把得到的结果打包成字符串形式再经由UART返回给主机计算机。 ```c void USART_IRQHandler(void){ uint8_t ReceivedData; if(HAL_UART_Receive_IT(&huart, &ReceivedData, 1)==HAL_OK){ if(ReceivedData==&#39;A&#39;){ /* Start the conversion */ HAL_ADC_Start(&hadc); while(HAL_ADC_PollForConversion(&hadc,10)!=HAL_OK); uint16_t result=HAL_ADC_GetValue(&hadc); char buffer[50]; sprintf(buffer,"The converted value is %d\r\n",result); HAL_UART_Transmit(&huart,(uint8_t*)buffer,strlen(buffer),1000); } } } ``` 以上片段展示了如何利用串行接口作为用户界面的一部分来进行交互式测量活动[^3]。 #### 完整流程说明 整个系统的运作逻辑大致如下所示： 1. 上电后进入等待状态； 2. 当检测到来自上层应用软件发出的有效请求帧之后立即响应执行相应动作——即开启一轮adc测试周期； 3. 测试结束后将最终量化后的离散数值反馈回去结束本次循环直至下一次查询再次激活为止；
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