28、FPGA 低功耗设计技术解析

FPGA 低功耗设计技术解析

在 FPGA 设计中，降低功耗是一个至关重要的目标。本文将详细介绍几种有效的 FPGA 低功耗设计技术，包括电压缩放、开关电容降低等方面的方法和应用。

电压缩放技术

在正常操作中，电压缩放可能会导致设计错误，主要有 I/O 错误和延迟错误两种类型。I/O 错误是由于低电压核心电路与以原始电压运行的 I/O 接口时，核心的高输出信号可能过小，导致 I/O 缓冲器的阈值电压无法正确检测其值。而延迟错误则是因为关键路径可能无法满足时序要求。

为了应对这些问题，人们采用了一些技术来调整电压。运行时会估计最低电源电压并进行相应调整。例如，使用逻辑延迟测量电路（LDCM）与外部监视器配合，每 200ms 调整一次 FPGA 内部电压。在一些实验中，使用 Xilinx Virtex 300E - 8 设备实现了 20 - 30%的典型功耗节省。

Nunez - Yanez 等人提出了动态电压缩放（DVS）方法，先调整电压，然后使用 LDCM 搜索合适的工作频率。在 XC4VSX35 - FF668 - 10C FPGA 上，通过将电压从 1.2V 降至 0.9V，实现了高达 60%的节能。

Nunez - Yanez 在 2015 年进一步提出了自适应电压缩放（AVS），结合电压缩放、动态重构和时钟管理。通过利用与应用相关的可用时序裕度，在 0.58V 下运行时（与标称 1V 相比），实现了高达 85%的功耗降低。这是通过开发 AVS 单元来实现的，该单元监测延迟特性并调整电压，使设备在给定频率下以最低能量点运行。

这些技术具有很强的设计针对性，需要实现专用电路来降低功耗。它们适用于需要严格控制功耗且设计