UVM basic
UVM basic knowledge
pengpeng_veri
这个作者很懒,什么都没留下…
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1 UVM testbench architecture
UVM testbenchtestbench 一般例化DUT和 UVM test class, 并配置他们之间的connection。值得注意的事,UVM test在run-time时动态例化。UVM testUVM test是top-level的component,典型的做法是,它执行三个反面任务:例化top-level的environment配置environment(通过fac...原创 2019-09-17 15:40:47 · 398 阅读 · 0 评论 -
2 TLM
1 TLM basicTransaction-level interface有 两种,一种是port/export,另一种是analysis port/analysis export。1.1 port/export1.1.1 using put() and get() method实现blocking通信先说port/export,又分为两种即blocking和non-blocking,以...原创 2019-09-19 11:00:07 · 498 阅读 · 0 评论 -
3 How to develop reusable verification componenet
开发component的顺序flow为data item即transaction建模,也即实现class uvm_xx_transaction extend uvm_sequence_item ()开发transaction level的component,包括:– sequencer– driver– monitor例化transaction level的compone...原创 2019-09-20 10:44:32 · 105 阅读 · 0 评论 -
4 modeling sequence item的一些技巧
1 property and method一般定义sequence item的class里面会包含一些变量(property)和函数或任务(method),以及constrains.一些property前面会根据具体需求加上local或protected属性(local是class的内部method可以访问,class的不同对象可以访问;protected是class的内部method可以访问...原创 2019-09-20 11:48:57 · 148 阅读 · 0 评论 -
5-1 Register model之Usage model
1 综述register model是一个register block的例化,可以包括registers,register files,memory和其他register block。下图为一个包含两个registers和一个internal mem以及一个external mem的register model,名字为Model。Note: 一个register model的user不需要使...原创 2019-09-27 09:47:39 · 445 阅读 · 0 评论 -
5-2 Register model之access API
1 read/write定义:virtual task read( output uvm_status_e status, output uvm_reg_data_t value, input uvm_path_e path = UVM_DEFAULT_PATH, input uvm_reg_map map = null, input uvm_sequence_base parent...原创 2019-10-10 14:36:42 · 466 阅读 · 0 评论