FPGA
文章平均质量分 73
phoenixlxl
这个作者很懒,什么都没留下…
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Verilog复习
wire和reg作为输出的区别wireregwireassignregalwayswire。原创 2024-05-22 16:31:01 · 416 阅读 · 1 评论 -
FPGA常用传输协议
已完成:EEPROM(IIC协议):长期保存,小容量UART串口(RS-232、RS-485)待学习:DDR:高速,断电丢失SD卡FLASH缓存(SPI协议):大容量,快速访问,常用于程序存储。原创 2024-07-23 15:09:40 · 722 阅读 · 0 评论 -
FPGA外接FT232H配置FIFO实现USB通信回环测试
读时序:232拉低RXF表示有数据可读 > FPGA拉低OE使能输出 > 等待数据有效 > FPGA拉低RD > 有效数据 > 232拉高RXF > 读空 > FPGA需要同时拉高RD和OE。RD: (IN) FT232H中的数据输出使能,由FPGA发送给FT232H,低电平有效。WR: (IN) FT232H中的数据输入使能,由FPGA发送给FT232H,低电平有效。ADBUS[7:0]: (I/O) 数据端口,双向IO接口(原创 2024-07-26 20:39:55 · 902 阅读 · 1 评论 -
Verilog-HDL/SystemVerilog/Bluespec SystemVerilog添加自定义模板
"C:\Users(用户)\你的用户名\.vscode\extensions\mshr-h.veriloghdl-1.15.1\snippets\verilog.json"安装插件后(安装自行搜索)原创 2024-09-06 19:12:06 · 215 阅读 · 0 评论 -
DDS compiler IP 配置(没写完,仅供参考)
综上所述,这个DDS配置设置了一个基于125 MHz系统时钟、生成高质量正弦和余弦波形的核心,频率是固定的,优化目标是最小化DSP48的使用,同时自动选择最佳的存储类型。原创 2024-09-07 17:14:47 · 352 阅读 · 0 评论