Verilog-HDL/SystemVerilog/Bluespec SystemVerilog添加自定义模板

phoenixlxl

已于 2024-09-11 23:42:07 修改

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分类专栏： FPGA 文章标签： fpga

于 2024-09-06 19:12:06 首次发布

本文链接：https://blog.csdn.net/phoenixlxl/article/details/141967256

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安装插件后（安装自行搜索）

修改json文件，我电脑上位于：

"C:\Users(用户)\你的用户名\.vscode\extensions\mshr-h.veriloghdl-1.15.1\snippets\verilog.json"

默认情况包含一些模板，每个模板形式如下：

	"module with parameters": {
		"prefix": ["paramod", "module #"],
		"body": [
			"module ${1:moduleName} #(",
			"\t${2:parameters}",
			") (",
			"\t${3:ports}",
			");",
			"\t$0",
			"endmodule"
		],
		"description": "Insert a module with parameter"
	},

添加模板后保存即可