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pioneerzdn
这个作者很懒,什么都没留下…
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FPGA中DDR3 mig核的时钟以及带宽说明
FPGA中DDR3 mig核的时钟以及带宽说明原创 2022-07-14 14:27:29 · 2549 阅读 · 1 评论 -
时序约束——set_max_delay和set_min_delay用法
实现约束原创 2022-06-06 16:34:41 · 7204 阅读 · 0 评论 -
Virtex-4和Virtex-5FPGA子系列区别
Virtex-4有3个子系列:LX、SX、FX。Virtex-4 LX:侧重普通逻辑应用;Virtex-4 SX:侧重数字信号处理,DSP模块比较多;Virtex-4 FX:集成PowerPC和高速接口收发模块 。Virtex-5有5个子系列:LX、LXT、SXT、TXT、FXT。Virtex-5 LX:高性能通用逻辑应用;Virtex-5 LXT:具有高级串行连接的高性能逻辑;Virtex-5 SXT:具有高级串行连接的高性能信号处理应用;Virtex-5 TXT:具有双密度高级串行连接的原创 2021-08-02 11:28:30 · 1017 阅读 · 0 评论 -
Vivado/SDK 2018.3 download.bit 不能运行Microblaze的解决方法
问题描述在Vivado/SDK 2018.3版本中,Vivado 2018.3生成的bit文件,加载到FPGA芯片上,SDK debug后,Microblaze可以正常工作,但是当通过SDK生成download.bit文件后,将download.bit加载到FPGA芯片上,Microblaze不能正常工作,会出现卡死现象。问题分析上述问题是Vivado/SDK 2018.3版本的bug,Vivado/SDK 2018.3版本生成的.mmi文件,BitLanes的顺序为:0、1、2、…、30、31,而正原创 2021-08-02 11:23:58 · 3329 阅读 · 0 评论 -
Xilinx FPGA中vivado软件的资源利用率中Slice、Slice LUT、Slice Registers、LUT as Logic以及LUT as Memory之间关系
本文主要对vivado软件的资源利用报告中各个资源(Slice、Slice LUT、Slice Registers、LUT as Logic以及LUT as Memory等等)之间的关系进行讲解。需要了解的基础知识7 Series FPGA 主要资源为: CLB、DSP、Block RAM、CMTs、GT以及XADC等等。其中CLB为可配置逻辑块(Configurable Logic Blocks),如下图所示,一个CLB由2个Slice组成,Slice分为SLICEM和SLICEL,一个CLB里最多原创 2021-03-26 14:53:19 · 17270 阅读 · 4 评论 -
DDR3的容量计算方法
FPGA使用DDR3的容量计算以及用户地址位宽计算方法本文主要讲解mig核中DDR3选型中的容量计算以及ddr3中用户地址位宽计算方法。MIG核DDR3型号中容量计算方法MIG核中DDR3型号选择如下图矩阵框中所示。MIG核DDR3芯片型号配置介绍Memory Type中选择DDR3的芯片形式,主要有Component、RDIMMs、UDIMMs和SODIMMs四类,如果硬件选用的是DDR3芯片颗粒,则选择Component,如果硬件选用的是内存条形式,则选择RDIMMs、UDIMMs或SODI原创 2021-01-31 11:42:04 · 6261 阅读 · 2 评论 -
DDR3 Prefetch和Burst的联系及区别
这里写自定义目录标题欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题,有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能,丰富你的文章UML 图表FLowchart流程图导出与导入导出导入DDR3 prefetch和burst的联系及区别欢迎使用Markdown编辑器你好! 这是你第一次使用 Markdow原创 2020-06-01 15:22:20 · 4149 阅读 · 4 评论