FPGA中DDR3 mig核的时钟以及带宽说明

已于 2023-05-08 09:30:51 修改
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分类专栏： DDR3 MIG核 FPGA 文章标签： fpga开发
于 2022-07-14 14:27:29 首次发布
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FPGA中MIG IP核配置页面如下图所示。
在这里插入图片描述
在这里插入图片描述

图中①为DDR3的工作时钟，即DDR3接口端速率时钟；②为用户端时钟配置，分别可配置为DDR3工作时钟的1/2和1/4；③为DDR3接口端的宽度。④为用户端的数据位宽配置。

DDR3接口端数据速率计算：
clock_period × Data_width × 2 = 图中① × ③ × 双沿 = 400MHz × 64bit × 2 = 51200Mb/s

用户端时钟为
clock_period ÷ PHY to Controller Clock Ratio = 400MHz ÷ 4 = 100MHz

用户端数据速率计算：
用户端时钟 × 用户端数据位宽 = 100MHz × 512bit = 51200Mb/s
(等于DDR3接口端数据速率)

理论上来说用户端数据速率应该不大于DDR3的接口端数据速率。可以设置较小的用户端数据位宽（图中④），但是这样就相当于减小了DDR3的带宽。

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