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这个作者很懒,什么都没留下…
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模拟滤波器工程设计
使用matlab验证滤波器零、极点对幅频响应的影响原创 2023-12-08 10:43:00 · 423 阅读 · 0 评论 -
ADCLK905调试
ADCLK905采用的单端转差分模式,输入时钟信号正常,经过电容C61后变成一个高电平。去掉C61后直接短路,1脚输入正常,但是输出的11,12脚都是高电平。2脚测量为低电平。...原创 2019-12-06 10:02:45 · 555 阅读 · 6 评论 -
FPGA程序远程在线更新QUICKBOOT
FPGA通过multiboot进行远程更新工程实现前言学习一下FPGA的远程在线更新功能 QUICKBOOT。一、更新流程这部分是直接摘抄的官方文档。1、关键开关字的控制。2、Flash 存储器与QuickBoot flash 模块的地址映射。3、位流包的大小以及Flash 存储器大小的确定。4、QuickBoot配置时间5、QuickBoot验证update bitstream的正确性二、具体操作1.生成MCS文件首先需要把我们工程原创 2021-09-16 17:16:06 · 7269 阅读 · 18 评论 -
使用MATLAB对VIVADO工程进行simulink仿真
以前我的FPGA工程都是自己编写TESTBENCH进行仿真,不过有几个缺点:1,随着工程的复杂程度,需要编写的TESTBENCH也越来越复杂,工作量太大。2,输入信号不好模拟,只能生成一些比较标准的信号。复杂信号的产生也是需要很大的工作量。最近发现MATLAB和XILINX官方有合作的simulink,可以很方便地对VIVADO工程进行仿真,就把自己做的一个小工程拿来练习了一下。我用的是MATLAB2018,首先打开里面的simulink,如下所示:![在这里插入图片描述](https://img原创 2021-05-07 17:38:03 · 7248 阅读 · 4 评论 -
利用FPGA将收到的时码转换成B码输出(新增ZYNQ版本)
最近做了一个模块,是通过网口将时码发送到模块,然后通过STM32转发给FPGA,最后在FPGA内部转换成标准的IRIG-B(DC)码输出。新增ZYNQ版本。.原创 2021-03-23 18:10:53 · 1050 阅读 · 7 评论