数字设计岗位认识

一、IC生命周期

1、确定需求

      PM（项目经理）搜集产品需求：项目需求文档，包括功能性需求和非功能性需求

2、项目设计

       CAD（计算机辅助设计）：获取工艺库及IP

       AE（项目执行）：输出PRD文档（产品需求文档）

       RD（研发设计工程师）：输出feature list（功能列表）

       ARD模拟设计：电路设计/仿真/Layout设计图

       DRD数字设计：

  RTL设计（spec->coding）

  验证（前仿->flow->netlist_post->确定timing后仿真）

  APR（auto placement & route，芯片物理设计）：

            布局floorplan：确定芯片面积，尺寸，模块摆放位置

            单元摆放placement：摆放标准单元cell 

            时钟树综合CTS（clock tree synthesis）：生成时钟网络clock net保证时钟信号到达

                                                                      每个时序逻辑器件的时间相同，即clock skew=0

            绕线route：完成signal net的绕线，在考虑timing、pg时避免short、drc等

/      FPGA/混合仿真

3、Wafer Run晶圆生产（IP merge模块合并）

4、封装测试（CP测试/FT测试/MT模组/终端测试/实验室测试）

5、销售客诉（design in获取新品开发方案，送样量产）

6、改版

      Full Mask重新制作

      ECO<Engineering Change Order>：修改netlist

               tapeout之前——pre MASK ECO 在设计中添各种cell

               tapeout之后——post MASK ECO 使用多余的cell改变芯片互连线（wire层）

二、IC开发流程-Digital

  R0：评估floor plan&更新环境 Env Setup

  R1：Clock tree & Run DRC（Design Rule Check检查版图是否符合设计规则）&LVS flow（Layout Versus Schematics检查版图和电路是否匹配）；确定feature list

  FSO（Verify Ready）：前仿结束，确定网表

  Bring up & Random：前仿真（pre simulation）功能仿真或行为级仿真，仅对逻辑功能测试仿真，保证满足原设计的要求；bring表示特例的检测，random表示验证随机数据

  Post sim：后仿真布局布线仿真，时序仿真，提取器件延迟，连线延迟等时序参数仿真

  Post-PT：post primetime最后做静态时序分析综合

三、Digital Design Flow

  nLint：语法检测

  SYN：综合

  DFTC：可测性设计形成网表netlist_pre和扫描链*.scandef（减少routing）

  Formal_PRE：等价性检查，保证netlist和SYN的一致性，确保rtl之后进行综合

  STA_PRE：静态时序分析，生成*.sdc（时序、面积、功耗进行约束）

  Formal_POST：生成最新的rtl文件

  STA_POST：生成sdf文件（延迟信息，包括固有、互连、端口延迟等）进行后仿

  vcd：记录仿真工具产生的信号信息，进而评估功耗

  并行TetraMAX生成ATPG的vector仿真，Post_Sim确认时序

注：

扫描链：将普通寄存器替换成扫描寄存器，将其Q-SI连接起来从而达到控制寄存器的目的

ATPG：测试向量

四、IC测试流程

  CP测试：晶圆测试，在封装之前，通过探针测试芯片的pad（管脚）

                  缩减后续封测的成本，将不同性能的芯片投放到不同市场

  FT测试：封装之后进行测试，检测封装缺陷

  MT测试：模组测试

  终端测试

  实验室测试